JP2823663B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パーソナルコンピュータ、ワークステーシ
ョン、オフィスコンピュータなどの情報処理装置におけ
るマルチプロセッサシステムに関する。
ョン、オフィスコンピュータなどの情報処理装置におけ
るマルチプロセッサシステムに関する。
［従来の技術］ 従来、部品点数を削減し装置を小型化するために周辺
機能を内蔵したプロセッサは公知である。このようなプ
ロセッサは、例えば、特開昭63−41970号公報、特開平
１−298458号公報等に開示されている。
機能を内蔵したプロセッサは公知である。このようなプ
ロセッサは、例えば、特開昭63−41970号公報、特開平
１−298458号公報等に開示されている。
一方、複数のプロセッサを用いて、機能分担または負
担分担等により性能向上を図るマルチプロセッサシステ
ムも公知である。マルチプロセッサシステムにおいて
も、前記周辺機能を内蔵したプロセッサを利用すれば、
外付けの周辺機能が不要になり、部品点数を削減できる
が、すべてのプロセッサに周辺機能を重複して持たせる
ことは、回路規模的にも経済的にも不合理である。そこ
で、周辺機能を持たないプロセッサが周辺機能内蔵プロ
セッサの周辺機能を共有できるようにすることが望まし
い。このようなマルチプロセッサシステムは特開昭60−
233757号公報に開示されている。この公報記載のマルチ
プロセッサシステムでは、外部プロセッサからのマスタ
ーリクエスト信号により周辺機能内蔵プロセッサの動作
を停止され、この動作停止中に、周辺機能が外部のバス
および制御ラインに接続されて外部のプロセッサがアク
セスできるようにしている。
担分担等により性能向上を図るマルチプロセッサシステ
ムも公知である。マルチプロセッサシステムにおいて
も、前記周辺機能を内蔵したプロセッサを利用すれば、
外付けの周辺機能が不要になり、部品点数を削減できる
が、すべてのプロセッサに周辺機能を重複して持たせる
ことは、回路規模的にも経済的にも不合理である。そこ
で、周辺機能を持たないプロセッサが周辺機能内蔵プロ
セッサの周辺機能を共有できるようにすることが望まし
い。このようなマルチプロセッサシステムは特開昭60−
233757号公報に開示されている。この公報記載のマルチ
プロセッサシステムでは、外部プロセッサからのマスタ
ーリクエスト信号により周辺機能内蔵プロセッサの動作
を停止され、この動作停止中に、周辺機能が外部のバス
および制御ラインに接続されて外部のプロセッサがアク
セスできるようにしている。
［発明が解決しようとする課題］ 上記特開昭60−233757号公報に記載の従来マルチプロ
セッサシステムでは、周辺機能の利用要求が競合した場
合、例えば、周辺機能がDMAコントローラである場合で
あって複数のプロセッサがI/Oを共有するような場合に
ついて配慮されていない。すなわち、共有するI/Oにつ
いてのDMA情報を格納する内部コントロールレジスタの
内容を強制的に書き換えれば先行するDMA処理も続行不
能に中断することとなり、また、先行するDMA処理の終
了を待って内部コントロールレジスタの内容を書き換え
るとしても、そのために外部プロセッサはDMA処理が終
了するまで待機しなければならないという問題があっ
た。
セッサシステムでは、周辺機能の利用要求が競合した場
合、例えば、周辺機能がDMAコントローラである場合で
あって複数のプロセッサがI/Oを共有するような場合に
ついて配慮されていない。すなわち、共有するI/Oにつ
いてのDMA情報を格納する内部コントロールレジスタの
内容を強制的に書き換えれば先行するDMA処理も続行不
能に中断することとなり、また、先行するDMA処理の終
了を待って内部コントロールレジスタの内容を書き換え
るとしても、そのために外部プロセッサはDMA処理が終
了するまで待機しなければならないという問題があっ
た。
本発明の目的は、このような問題を解決し、プロセッ
サに内蔵されているDMAコントローラなどの周辺機能を
他のプロセッサに効率良く利用させることができるマル
チプロセッサシステムを提供することにある。
サに内蔵されているDMAコントローラなどの周辺機能を
他のプロセッサに効率良く利用させることができるマル
チプロセッサシステムを提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明によるマルチプロ
セッサシステムは、周辺機能を内蔵した第１のプロセッ
サと、第２のプロセッサとを備え、第２のプロセッサが
前記第１のプロセッサ内蔵の周辺機能を共有して利用可
能なマルチプロセッサシステムにおいて、前記第１およ
び第２の各プロセッサからアクセスできる場所に、前記
周辺機能のコントロールレジスタに設定する情報を格納
する第１のレジスタと、前記周辺機能の利用要求である
ことを示す割込み要因を設定する第２のレジスタとを設
け、前記第２のプロセッサは前記周辺機能を利用するた
めに前記第１および第２のレジスタに所定の内容を設定
し、前記第１のプロセッサは前記第２のレジスタの内容
を参照し、該内容に応じて前記第１のレジスタの内容を
前記周辺機能のコントロールレジスタに設定し、前記周
辺機能を動作させるようにしたものである。
セッサシステムは、周辺機能を内蔵した第１のプロセッ
サと、第２のプロセッサとを備え、第２のプロセッサが
前記第１のプロセッサ内蔵の周辺機能を共有して利用可
能なマルチプロセッサシステムにおいて、前記第１およ
び第２の各プロセッサからアクセスできる場所に、前記
周辺機能のコントロールレジスタに設定する情報を格納
する第１のレジスタと、前記周辺機能の利用要求である
ことを示す割込み要因を設定する第２のレジスタとを設
け、前記第２のプロセッサは前記周辺機能を利用するた
めに前記第１および第２のレジスタに所定の内容を設定
し、前記第１のプロセッサは前記第２のレジスタの内容
を参照し、該内容に応じて前記第１のレジスタの内容を
前記周辺機能のコントロールレジスタに設定し、前記周
辺機能を動作させるようにしたものである。
このシステムにおいて、好ましくは、前記第１のプロ
セッサが前記第２のレジスタを参照した結果、前記割込
み要因が前記周辺機能の利用要求であり且つ前記周辺機
能が即座に対応できる状態にある場合、前記第１のプロ
セッサは前記第１のレジスタの内容を読みだして前記コ
ントロールレジスタに書込み、前記割込み要因が前記周
辺機能の利用要求であり且つ前記第１のプロセッサが即
座に対応できない状態にある場合、前記第１のプロセッ
サは前記第１のレジスタの内容を読みだしてメインメモ
リ上にスタックしておき、前記周辺機能の利用要求に対
応できる状態になったとき前記メインメモリ上にスタッ
クしておいた情報を読みだして前記コントロールレジス
タに書き込む。
セッサが前記第２のレジスタを参照した結果、前記割込
み要因が前記周辺機能の利用要求であり且つ前記周辺機
能が即座に対応できる状態にある場合、前記第１のプロ
セッサは前記第１のレジスタの内容を読みだして前記コ
ントロールレジスタに書込み、前記割込み要因が前記周
辺機能の利用要求であり且つ前記第１のプロセッサが即
座に対応できない状態にある場合、前記第１のプロセッ
サは前記第１のレジスタの内容を読みだしてメインメモ
リ上にスタックしておき、前記周辺機能の利用要求に対
応できる状態になったとき前記メインメモリ上にスタッ
クしておいた情報を読みだして前記コントロールレジス
タに書き込む。
前記周辺機能は、例えば、DMA（ダイレクトメモリア
クセス）コントローラである。
クセス）コントローラである。
前記周辺機能が即座に対応できる状態にある場合と
は、例えば、前記第１のプロセッサと前記第２のプロセ
ッサとが入出力装置を共有していない場合に相当し、前
記周辺機能が即座に対応できない状態にある場合とは、
例えば、前記第１のプロセッサと第２のプロセッサとが
入出力装置を共有している場合に相当する。
は、例えば、前記第１のプロセッサと前記第２のプロセ
ッサとが入出力装置を共有していない場合に相当し、前
記周辺機能が即座に対応できない状態にある場合とは、
例えば、前記第１のプロセッサと第２のプロセッサとが
入出力装置を共有している場合に相当する。
前記第１のプロセッサは、好ましくは、マイクロプロ
グラムの切目ごとに割込みを受付け、前記コントローラ
レジスタへの書込みに関する一連の処理をマイクロプロ
グラムの切目ごとの割込み処理として行なう。
グラムの切目ごとに割込みを受付け、前記コントローラ
レジスタへの書込みに関する一連の処理をマイクロプロ
グラムの切目ごとの割込み処理として行なう。
前記システムは、例えば、主記憶装置を共有しない疎
結合方式のマルチプロセッサシステムであり、前記周辺
機能はDMAコントローラであり、前記第１のプロセッサ
から見て前記第２のプロセッサの主記憶装置がアドレス
空間上異なるアドレスに割り付けられ、前記DMAコント
ローラは、前記第２のプロセッサの主記憶装置について
DMAを行なおうとするとき、前記第２のプロセッサから
見た物理アドレスを設定するだけでDMAが行なえるよう
に、DMAアドレスに一定値を加算する加算手段を有す
る。
結合方式のマルチプロセッサシステムであり、前記周辺
機能はDMAコントローラであり、前記第１のプロセッサ
から見て前記第２のプロセッサの主記憶装置がアドレス
空間上異なるアドレスに割り付けられ、前記DMAコント
ローラは、前記第２のプロセッサの主記憶装置について
DMAを行なおうとするとき、前記第２のプロセッサから
見た物理アドレスを設定するだけでDMAが行なえるよう
に、DMAアドレスに一定値を加算する加算手段を有す
る。
前記システムは、システムアドレスバスおよびシステ
ムデータバスと、前記第１および第２のプロセッサ間で
前記システムアドレスバスおよびシステムデータバスの
使用権獲得の調停を行なうバスアービタを有し、該バス
アービタ内に前記第１および第２のレジスタを設けるこ
とができる。
ムデータバスと、前記第１および第２のプロセッサ間で
前記システムアドレスバスおよびシステムデータバスの
使用権獲得の調停を行なうバスアービタを有し、該バス
アービタ内に前記第１および第２のレジスタを設けるこ
とができる。
［作 用］ 本発明では、マルチプロセッサを構成するそれぞれの
プロセッサからアクセスできる場所に、共有する周辺機
能に設定する情報を格納するレジスタおよび共有する周
辺機能利用要求であるという割り込み要因を設定するレ
ジスタを設ける。共有する周辺機能を利用したいプロセ
ッサは、周辺機能に設定する情報を前記レジスタに書き
込み、同時に割り込み要因をセットする。その後、割り
込み要求を受けた周辺機能を内蔵したプロセッサは、割
り込み処理中に、その要因が共有する周辺機能利用要求
であることが判明した時点で、内部の周辺機能が即座に
対応できる状態にあるかどうかを判定し、次の処理を行
う。
プロセッサからアクセスできる場所に、共有する周辺機
能に設定する情報を格納するレジスタおよび共有する周
辺機能利用要求であるという割り込み要因を設定するレ
ジスタを設ける。共有する周辺機能を利用したいプロセ
ッサは、周辺機能に設定する情報を前記レジスタに書き
込み、同時に割り込み要因をセットする。その後、割り
込み要求を受けた周辺機能を内蔵したプロセッサは、割
り込み処理中に、その要因が共有する周辺機能利用要求
であることが判明した時点で、内部の周辺機能が即座に
対応できる状態にあるかどうかを判定し、次の処理を行
う。
（１）割り込み要因を設定するレジスタを参照した時点
で、周辺機能が即座に対応できる状態であった場合、周
辺機能を内蔵したプロセッサは、周辺機能に設定する条
件を格納するレジスタからその内容を読み出して、自身
の周辺機能内部のレジスタに書き込む。ここで割り込み
処理が終了し、外部のプロセッサによる周辺機能の起動
準備は整ったことになる。
で、周辺機能が即座に対応できる状態であった場合、周
辺機能を内蔵したプロセッサは、周辺機能に設定する条
件を格納するレジスタからその内容を読み出して、自身
の周辺機能内部のレジスタに書き込む。ここで割り込み
処理が終了し、外部のプロセッサによる周辺機能の起動
準備は整ったことになる。
（２）割り込み要因を設定するレジスタを参照した時点
で、周辺機能が即座に対応できない状態であった場合、
周辺機能を内蔵したプロセッサは、周辺機能に設定する
条件を格納するレジスタからその内容を読み出して、メ
インメモリ上にスタックを形成する。ここで割り込み処
理が終了する。そして、周辺機能を内蔵したプロセッサ
は、周辺機能が利用要求に対応できる状態になった時点
で、メインメモリ上にスタックしておいた周辺機能に設
定する条件を読み出して、自身の周辺機能内部のレジス
タに書き込む。この時点で、外部のプロセッサによる周
辺機能の起動準備は整ったことになる。
で、周辺機能が即座に対応できない状態であった場合、
周辺機能を内蔵したプロセッサは、周辺機能に設定する
条件を格納するレジスタからその内容を読み出して、メ
インメモリ上にスタックを形成する。ここで割り込み処
理が終了する。そして、周辺機能を内蔵したプロセッサ
は、周辺機能が利用要求に対応できる状態になった時点
で、メインメモリ上にスタックしておいた周辺機能に設
定する条件を読み出して、自身の周辺機能内部のレジス
タに書き込む。この時点で、外部のプロセッサによる周
辺機能の起動準備は整ったことになる。
以上述べた手段では、外部のプロセッサから、共有す
る周辺機能に情報を設定することを可能とし、さらに、
周辺機能利用要求が競合した場合でも、順次周辺機能に
情報を設定しつつ、処理を行なって行くことができる。
すなわち、マルチプロセッサシステムにおいて、プロセ
ッサに内蔵された周辺機能を他のプロセッサが効率良く
利用することが可能となる。
る周辺機能に情報を設定することを可能とし、さらに、
周辺機能利用要求が競合した場合でも、順次周辺機能に
情報を設定しつつ、処理を行なって行くことができる。
すなわち、マルチプロセッサシステムにおいて、プロセ
ッサに内蔵された周辺機能を他のプロセッサが効率良く
利用することが可能となる。
［実施例］ 以下、本発明の実施例を図面により説明する。
第１図は、本発明の実施例のシステム構成を示したブ
ロック図で、１はDMAコントローラを内蔵した第１のマ
イクロプロセッサであるMPU、２は第２のマイクロプロ
セッサであるMPU、３はバスの使用権を調停するバスア
ービタ、４はMPU1のメインメモリを制御するメモリコン
トローラ、５はMPU1の主記憶装置であるメインメモリ、
６はMPU2の主記憶装置であってMPU1から見たローカルメ
モリ、７は入出力装置であるI/O、８はMPU1の内蔵DMAコ
ントローラ、９はMPU1の内部アドレスバス、10はMPU1の
内部データバス、11はローカルメモリ６を制御するメモ
リコントローラ、12はDMAに必要なデータラッチレジス
タ、13はMPU1,MPU2からリード／ライト可能な割り込み
要因レジスタ、14はラッチ機能付きアドレス方向制御ド
ライバ、15はバスをハイインピーダンス状態にすること
ができる３ステート双方向ドライバ、16はラッチ機能付
きアドレス方向制御ドライバ、17はバスをハイインピー
ダンス状態にすることができる３ステート双方向ドライ
バ、18はMPU1のアドレスとデータを多重化したマルチプ
レクスバス、19はシステムアドレスバス、20はシステム
データバス、21はMPU2のアドレスバス、22はMPU2のデー
タバス、23はバスアービタ３からMPU1に対するバス解放
要求信号（REQ信号）、24はMPU1からバスアービタ３に
対するバス解放信号（ACK信号）、25はMPU1のマイクロ
プログラムの切れ目ごとに割り込みを要求するマイクロ
スチール要求信号、26はバスアービタ３からMPU1に対し
て割り込みを要求する割り込み要求信号、27はMPU1から
メインメモリ、バスアービタ３内部のレジスタまたはI/
Oをアクセスするためのリード／ライト信号、28はMPU2
からバスアービタ３内部のレジスタをアクセスするため
のリード／ライト信号、29はMPU2からバスアービタ３に
対するバス解放要求信号、30はバスアービタ３からMPU2
に対するバス解放信号、31はMPU1およびMPU2からのI/O7
に対するアクセス信号を伝えるI/Oリード／ライト信
号、32はI/O7からのDMA要求信号（DREQ信号）、33はI/O
7に対するDMA許可信号（DACK信号）、34はバスアービタ
３からMPU1内蔵DMAコントローラ８に対する各チャネル
ごとのDMA起動信号である。
ロック図で、１はDMAコントローラを内蔵した第１のマ
イクロプロセッサであるMPU、２は第２のマイクロプロ
セッサであるMPU、３はバスの使用権を調停するバスア
ービタ、４はMPU1のメインメモリを制御するメモリコン
トローラ、５はMPU1の主記憶装置であるメインメモリ、
６はMPU2の主記憶装置であってMPU1から見たローカルメ
モリ、７は入出力装置であるI/O、８はMPU1の内蔵DMAコ
ントローラ、９はMPU1の内部アドレスバス、10はMPU1の
内部データバス、11はローカルメモリ６を制御するメモ
リコントローラ、12はDMAに必要なデータラッチレジス
タ、13はMPU1,MPU2からリード／ライト可能な割り込み
要因レジスタ、14はラッチ機能付きアドレス方向制御ド
ライバ、15はバスをハイインピーダンス状態にすること
ができる３ステート双方向ドライバ、16はラッチ機能付
きアドレス方向制御ドライバ、17はバスをハイインピー
ダンス状態にすることができる３ステート双方向ドライ
バ、18はMPU1のアドレスとデータを多重化したマルチプ
レクスバス、19はシステムアドレスバス、20はシステム
データバス、21はMPU2のアドレスバス、22はMPU2のデー
タバス、23はバスアービタ３からMPU1に対するバス解放
要求信号（REQ信号）、24はMPU1からバスアービタ３に
対するバス解放信号（ACK信号）、25はMPU1のマイクロ
プログラムの切れ目ごとに割り込みを要求するマイクロ
スチール要求信号、26はバスアービタ３からMPU1に対し
て割り込みを要求する割り込み要求信号、27はMPU1から
メインメモリ、バスアービタ３内部のレジスタまたはI/
Oをアクセスするためのリード／ライト信号、28はMPU2
からバスアービタ３内部のレジスタをアクセスするため
のリード／ライト信号、29はMPU2からバスアービタ３に
対するバス解放要求信号、30はバスアービタ３からMPU2
に対するバス解放信号、31はMPU1およびMPU2からのI/O7
に対するアクセス信号を伝えるI/Oリード／ライト信
号、32はI/O7からのDMA要求信号（DREQ信号）、33はI/O
7に対するDMA許可信号（DACK信号）、34はバスアービタ
３からMPU1内蔵DMAコントローラ８に対する各チャネル
ごとのDMA起動信号である。
第３図は、MPU1のメインメモリ５上に形成するMPU2の
DMA制御用のスタックを示したものである。
DMA制御用のスタックを示したものである。
第４図は、MPU1内蔵のDMAコントローラ８の詳細ブロ
ック図である。同図中、101はDMAアドレスレジスタ、10
2a,102b…はチャネルごとに転送カウント数、先頭アド
レス、DMAの転送モードなどのDMAに必要な情報を設定す
るDMA情報レジスタ、103はDMAアドレスレジスタの出力
に一定の値を加える加算器である。
ック図である。同図中、101はDMAアドレスレジスタ、10
2a,102b…はチャネルごとに転送カウント数、先頭アド
レス、DMAの転送モードなどのDMAに必要な情報を設定す
るDMA情報レジスタ、103はDMAアドレスレジスタの出力
に一定の値を加える加算器である。
本実施例では、MPU1とMPU2が主記憶装置を共有しない
疎結合方式のマルチプロセッサシステムについて説明す
るが、密結合方式のマルチプロセッサシステムにも同様
に適用することができる。内部にDMAコントローラ８を
持つMPU1は、主記憶装置としてメインメモリ５を有し、
そのアクセス制御をメモリコントローラ４が行う。一
方、第２のプロセッサであるMPU2は、主記憶装置として
ローカルメモリ６を有し、そのアクセス制御をメモリコ
ントローラ11が行なう。第２図に、MPU1およびMPU2のア
ドレス割り付けを示すアドレス空間マップを示す。ロー
カルメモリ６は、MPU1から見てアドレス空間上異なるア
ドレスに割り付けられている。
疎結合方式のマルチプロセッサシステムについて説明す
るが、密結合方式のマルチプロセッサシステムにも同様
に適用することができる。内部にDMAコントローラ８を
持つMPU1は、主記憶装置としてメインメモリ５を有し、
そのアクセス制御をメモリコントローラ４が行う。一
方、第２のプロセッサであるMPU2は、主記憶装置として
ローカルメモリ６を有し、そのアクセス制御をメモリコ
ントローラ11が行なう。第２図に、MPU1およびMPU2のア
ドレス割り付けを示すアドレス空間マップを示す。ロー
カルメモリ６は、MPU1から見てアドレス空間上異なるア
ドレスに割り付けられている。
バスの調停に関して、システムアドレスバス19および
システムデータバス20の使用権は通常MPU1が有してお
り、HMPU2を始めとする他のバスマスタがバス権を獲得
するためには、バスアービタ３に対してバス解放要求信
号（MPU2の場合はバス解放要求信号29）をアサートす
る。バスアービタ３は、MPU1に対してREQ信号23でバス
の解放を要求し、ACK信号24によりMPU1からバスの解放
が通知されると、内部で優先制御を行い、優先順位の高
いものから順にバス使用許可信号（MPU2の場合はバス解
放信号30）によりバス権を与えるという制御を行う。
システムデータバス20の使用権は通常MPU1が有してお
り、HMPU2を始めとする他のバスマスタがバス権を獲得
するためには、バスアービタ３に対してバス解放要求信
号（MPU2の場合はバス解放要求信号29）をアサートす
る。バスアービタ３は、MPU1に対してREQ信号23でバス
の解放を要求し、ACK信号24によりMPU1からバスの解放
が通知されると、内部で優先制御を行い、優先順位の高
いものから順にバス使用許可信号（MPU2の場合はバス解
放信号30）によりバス権を与えるという制御を行う。
MPU1およびMPU2がDMAを行う場合、MPU1内蔵のDMAコン
トローラ８が用いられる。本システムにおけるDMAは、D
MAコントローラ８の内部レジスタに転送カウント数、先
頭アドレス、DMAの転送モードなどのDMA情報を設定し、
DMAコントローラ８はマルチプレクスバス18を介してア
ドレスのみを出力するという方式である。
トローラ８が用いられる。本システムにおけるDMAは、D
MAコントローラ８の内部レジスタに転送カウント数、先
頭アドレス、DMAの転送モードなどのDMA情報を設定し、
DMAコントローラ８はマルチプレクスバス18を介してア
ドレスのみを出力するという方式である。
MPU1のソフトウェアがDMAを行なう方法は次の通りで
ある。
ある。
MPU1は、まず内蔵のDMAコントローラ８の内部レジス
タに、必要なDMA情報を設定する。その後、I/O7にもI/O
7アクセス命令により必要なDMA情報を設定し、続いて、
DREQ信号32によるDMA要求を出力させる。これを受けた
バスアービタ３は、REQ信号23によりMPU1に対してバス
の解放を要求する。ACK信号24によりバスの解放が通知
された時点で、バスアービタ３は、DMAコントローラ８
に対してDMA起動信号34を出力するとともに、I/O7に対
してはDACK信号33を出力し、DMAを開始させる。
タに、必要なDMA情報を設定する。その後、I/O7にもI/O
7アクセス命令により必要なDMA情報を設定し、続いて、
DREQ信号32によるDMA要求を出力させる。これを受けた
バスアービタ３は、REQ信号23によりMPU1に対してバス
の解放を要求する。ACK信号24によりバスの解放が通知
された時点で、バスアービタ３は、DMAコントローラ８
に対してDMA起動信号34を出力するとともに、I/O7に対
してはDACK信号33を出力し、DMAを開始させる。
次に、MPU2のソフトウェアがDMAを行なう方法を説明
する。
する。
まず、I/OをMPU1と共有しない場合のDMA方法は第５図
のフローチャートに示す通りである。最初に、MPU2のソ
フトウェアが、I/O7にI/Oアクセス命令により必要なDMA
情報を設定する（S51）。また、MPU1内蔵のDMAコントロ
ーラ８の内部レージスタ設定が必要なDMA情報をバスア
ービタ３内部のレジスタ12に設定し、MPU2によるDMA要
求であるということを割り込み要因レジスタ13に設定し
ておく（S52）。設定が終わるとバスアービタは、自動
的にマイクロスチール要求信号25によりMPU1のマイクロ
プログラムの切れ目に対して割り込みをかける。MPU1は
マイクロスチールの処理プログラム中で、バスアービタ
３内部のレジスタを参照し、その要因がMPU1と共有しな
いI/Oとの間のDMAであると判断すると、バスアービタ３
内部のレジスタからMPU2が設定したDMA情報を読みだし
て内蔵のDMAコントローラ８の内部レジスタに設定する
（S53）。その後、MPU1のソフトウェアがI/Oアクセス命
令により、I/O7に起動をかけてDMAを開始させる（S5
4）。このとき、内蔵のDMAコントローラ８は、MPU2から
見た物理アドレスを設定するだけで、MPU1から見たロー
カルメモリの領域にDMA転送を可能とするため、前述の
ように、加算器103により、設定されたアドレスに一定
値を加算することができる構造になっている。
のフローチャートに示す通りである。最初に、MPU2のソ
フトウェアが、I/O7にI/Oアクセス命令により必要なDMA
情報を設定する（S51）。また、MPU1内蔵のDMAコントロ
ーラ８の内部レージスタ設定が必要なDMA情報をバスア
ービタ３内部のレジスタ12に設定し、MPU2によるDMA要
求であるということを割り込み要因レジスタ13に設定し
ておく（S52）。設定が終わるとバスアービタは、自動
的にマイクロスチール要求信号25によりMPU1のマイクロ
プログラムの切れ目に対して割り込みをかける。MPU1は
マイクロスチールの処理プログラム中で、バスアービタ
３内部のレジスタを参照し、その要因がMPU1と共有しな
いI/Oとの間のDMAであると判断すると、バスアービタ３
内部のレジスタからMPU2が設定したDMA情報を読みだし
て内蔵のDMAコントローラ８の内部レジスタに設定する
（S53）。その後、MPU1のソフトウェアがI/Oアクセス命
令により、I/O7に起動をかけてDMAを開始させる（S5
4）。このとき、内蔵のDMAコントローラ８は、MPU2から
見た物理アドレスを設定するだけで、MPU1から見たロー
カルメモリの領域にDMA転送を可能とするため、前述の
ように、加算器103により、設定されたアドレスに一定
値を加算することができる構造になっている。
次に、I/OをMPU1と共有する場合のDMA方法は第６図は
示す通りである。最初はI/OをMPU1と共有しない場合と
同様に、MPU2のソフトウェアが、I/O7にI/Oアクセス命
令により必要なDMA情報を設定する（S61）。また、MPU1
内蔵のDMAコントローラ８の内部レジスタに設定が必要
なDMA情報を、バスアービタ３内部のレジスタ12に設定
し、MPU2によるDMA要求であるということを割り込み要
因レジスタ13に設定しておく（S62）。設定が終わると
バスアービタ３は、自動的にマイクロスチール要求信号
25によりMPU1のマイクロプログラムの切れ目に対して割
り込みをかける。MPU1はマイクロスチールの処理プログ
ラム中で、バスアービタ３内部のレジスタを参照し、そ
の要因がMPU1の共有するI/Oとの間のDMAであると判断す
ると、バスアービタ３内部のレジスタからMPU2が設定し
たDMA情報を読みだしてメインメモリ５上にスタックす
る（S63）。次に、スタック用のポインタを更新し（S6
4）、割り込み要因（MPU2と共有I/Oとの間のDMA要求）
をバスアービタ３内部のレジスタ13に設定する（S6
5）。これにより、バスアービタ３は、MPU1に対して割
り込み信号26により割り込み要求を出力する（S66）。
この割り込み処理プログラム中で、MPU1はバスアービタ
３内部のレジスタを参照し（S67）、その要因がMPU1と
共有するI/Oとの間のDMAであると判断すると、DMAコン
トローラ８がMPU1自身以外のDMA要求を受付けられる状
態になった時点で、メインメモリ５上に形成されたスタ
ックから、MPU2がバスアービタ３内部のレジスタ内部に
設定したDMA情報を読みだして内蔵のDMAコントローラ８
内部レジスタに設定する。この際、通常、スタックはフ
ァーストインラストアウト方式であるが、ファーストイ
ンファーストアウト方式としてもよい。引き続き、MPU1
のソフトウェアがI/Oアクセス命令により、I/O7に起動
をかけてDMAを開始させる（S68）。なお、処理S67で割
込み要因がDMA要求でなければ、その割込み処理を行な
う（S69）。
示す通りである。最初はI/OをMPU1と共有しない場合と
同様に、MPU2のソフトウェアが、I/O7にI/Oアクセス命
令により必要なDMA情報を設定する（S61）。また、MPU1
内蔵のDMAコントローラ８の内部レジスタに設定が必要
なDMA情報を、バスアービタ３内部のレジスタ12に設定
し、MPU2によるDMA要求であるということを割り込み要
因レジスタ13に設定しておく（S62）。設定が終わると
バスアービタ３は、自動的にマイクロスチール要求信号
25によりMPU1のマイクロプログラムの切れ目に対して割
り込みをかける。MPU1はマイクロスチールの処理プログ
ラム中で、バスアービタ３内部のレジスタを参照し、そ
の要因がMPU1の共有するI/Oとの間のDMAであると判断す
ると、バスアービタ３内部のレジスタからMPU2が設定し
たDMA情報を読みだしてメインメモリ５上にスタックす
る（S63）。次に、スタック用のポインタを更新し（S6
4）、割り込み要因（MPU2と共有I/Oとの間のDMA要求）
をバスアービタ３内部のレジスタ13に設定する（S6
5）。これにより、バスアービタ３は、MPU1に対して割
り込み信号26により割り込み要求を出力する（S66）。
この割り込み処理プログラム中で、MPU1はバスアービタ
３内部のレジスタを参照し（S67）、その要因がMPU1と
共有するI/Oとの間のDMAであると判断すると、DMAコン
トローラ８がMPU1自身以外のDMA要求を受付けられる状
態になった時点で、メインメモリ５上に形成されたスタ
ックから、MPU2がバスアービタ３内部のレジスタ内部に
設定したDMA情報を読みだして内蔵のDMAコントローラ８
内部レジスタに設定する。この際、通常、スタックはフ
ァーストインラストアウト方式であるが、ファーストイ
ンファーストアウト方式としてもよい。引き続き、MPU1
のソフトウェアがI/Oアクセス命令により、I/O7に起動
をかけてDMAを開始させる（S68）。なお、処理S67で割
込み要因がDMA要求でなければ、その割込み処理を行な
う（S69）。
本発明によれば、マルチプロセッサシステムにおい
て、複数のプロセッサのうちにDMAコントローラを内蔵
したプロセッサを含む場合、そのDMAコントローラを、D
MAコントローラを内蔵しない他のプロセッサが不都合な
く使用することができるため、内蔵周辺機能の利用効率
を高めるとともに、処理効率の良いマルチプロセッサシ
ステムを構築できるという効果がある。
て、複数のプロセッサのうちにDMAコントローラを内蔵
したプロセッサを含む場合、そのDMAコントローラを、D
MAコントローラを内蔵しない他のプロセッサが不都合な
く使用することができるため、内蔵周辺機能の利用効率
を高めるとともに、処理効率の良いマルチプロセッサシ
ステムを構築できるという効果がある。
上記実施例ではI/Oを共有する場合、DMA情報をメイン
メモリにスタックするようにしたが、この代わりにビス
アービタ内のレジスタ12および13を複数組有する構成と
して、バスアービタ内においてスタックを形成する方式
であってもよい。
メモリにスタックするようにしたが、この代わりにビス
アービタ内のレジスタ12および13を複数組有する構成と
して、バスアービタ内においてスタックを形成する方式
であってもよい。
［発明の効果］ 本発明によれば、マルチプロセッサシステムにおい
て、周辺機能を内蔵したプロセッサを含む場合、その周
辺機能を他のプロセッサが効率良く使用することができ
るため、効率の良いマルチプロセッサシステムを構築で
きる。
て、周辺機能を内蔵したプロセッサを含む場合、その周
辺機能を他のプロセッサが効率良く使用することができ
るため、効率の良いマルチプロセッサシステムを構築で
きる。
第１図は、本発明第一の実施例のシステム構成を示すブ
ロック図、第２図は、MPU1およびMPU2のアドレス割り付
けを示すアドレス空間マップ、第３図は、MPU1のメイン
メモリ５上に形成するMPU2のDMA制御用のスタックを示
した図、第４図は、MPU1内蔵のDMAコントローラ８の詳
細ブロック図、第５図は、MPU2が、MPU1と共有しないI/
Oとの間でDMAを行う場合のDMA起動までの一連の手続き
のフローチャート、第６図は、MPU2が、MPU1と共有する
I/Oとの間でDMAを行う場合のDMA起動までの一連の手続
きのフローチャートである。 １……第１のマイクロプロセッサであるMPU、２……第
２のマイクロプロセッサであるMPU、３……バスアービ
タ、４……メモリコントローラ、５……メインメモリ、
６……ローカルメモリ、７……入出力装置（I/O）、８
……MPU1内蔵DMAコントローラ、９……MPU1の内部アド
レスバス、10……MPU1の内部データバス、12……DMA情
報データラッチレジスタ、13……割り込み要因レジス
タ、14……ラッチ機能付きアドレス方向制御ドライバ、
15……３ステート双方向ドライバ、16……ラッチ機能付
きアドレス方向制御ドライバ、17……３ステート双方向
ドライバ、18……マルチプレクスバス、19……システム
アドレスバス、20……システムデータバス、21……MPU2
のアドレスバス、22……MPU2のデータバス、23……バス
解放要求信号（REQ信号）、24……バス解放信号（ACK信
号）、25……マイクロスチール要求信号、26……割り込
み要求信号、27……リード／ライト信号、28……リード
／ライト信号、29……バス解放要求信号、30……バス解
放信号、31……I/Oリード／ライト信号、32……DMA要求
信号（DREQ）、33……DMA許可信号（DACK信号）、34…
…DMA起動信号、101……DMAアドレスレジスタ、102a,10
2b……DMA情報レジスタ、103……加算器。
ロック図、第２図は、MPU1およびMPU2のアドレス割り付
けを示すアドレス空間マップ、第３図は、MPU1のメイン
メモリ５上に形成するMPU2のDMA制御用のスタックを示
した図、第４図は、MPU1内蔵のDMAコントローラ８の詳
細ブロック図、第５図は、MPU2が、MPU1と共有しないI/
Oとの間でDMAを行う場合のDMA起動までの一連の手続き
のフローチャート、第６図は、MPU2が、MPU1と共有する
I/Oとの間でDMAを行う場合のDMA起動までの一連の手続
きのフローチャートである。 １……第１のマイクロプロセッサであるMPU、２……第
２のマイクロプロセッサであるMPU、３……バスアービ
タ、４……メモリコントローラ、５……メインメモリ、
６……ローカルメモリ、７……入出力装置（I/O）、８
……MPU1内蔵DMAコントローラ、９……MPU1の内部アド
レスバス、10……MPU1の内部データバス、12……DMA情
報データラッチレジスタ、13……割り込み要因レジス
タ、14……ラッチ機能付きアドレス方向制御ドライバ、
15……３ステート双方向ドライバ、16……ラッチ機能付
きアドレス方向制御ドライバ、17……３ステート双方向
ドライバ、18……マルチプレクスバス、19……システム
アドレスバス、20……システムデータバス、21……MPU2
のアドレスバス、22……MPU2のデータバス、23……バス
解放要求信号（REQ信号）、24……バス解放信号（ACK信
号）、25……マイクロスチール要求信号、26……割り込
み要求信号、27……リード／ライト信号、28……リード
／ライト信号、29……バス解放要求信号、30……バス解
放信号、31……I/Oリード／ライト信号、32……DMA要求
信号（DREQ）、33……DMA許可信号（DACK信号）、34…
…DMA起動信号、101……DMAアドレスレジスタ、102a,10
2b……DMA情報レジスタ、103……加算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 謙 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 青津 広明 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 勇 恵一 愛知県尾張旭市晴丘町池上１番地 株式 会社日立製作所旭工場内 (56)参考文献 特開 昭63−41970（ＪＰ，Ａ) 特開 昭60−233757（ＪＰ，Ａ) 特開 平１−298458（ＪＰ，Ａ) 実開 昭63−168553（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16
Claims (6)
- 【請求項１】周辺機能を内蔵した第１のプロセッサと、
第２のプロセッサとを備え、第２のプロセッサが前記第
１のプロセッサ内蔵の周辺機能を共有して利用可能なマ
ルチプロセッサシステムにおいて、 前記第１および第２の各プロセッサからアクセスできる
場所に、 前記周辺機能のコントロールレジスタに設定する情報を
格納する第１のレジスタと、 前記周辺機能の利用要求であることを示す割込み要因を
設定する第２のレジスタと を設け、 前記第２のプロセッサは前記周辺機能を利用するために
前記第１および第２のレジスタに所定の内容を設定し、 前記第１のプロセッサは前記第２のレジスタの内容を参
照し、その結果、 前記割込み要因が前記周辺機能の利用要求であり且つ前
記周辺機能が対応できる状態にある場合、前記第１のプ
ロセッサは前記第１のレジスタの内容を読みだして前記
コントロールレジスタに書込み、 前記割込み要因が前記周辺機能の利用要求であり且つ前
記周辺機能が対応できない状態にある場合、前記第１の
プロセッサは前記第１のレジスタの内容を読みだしてメ
インメモリ上にスタックしておき、前記周辺機能の利用
要求に対応できる状態になったとき前記メインメモリ上
にスタックしておいた情報を読みだして前記コントロー
ルレジスタに書き込み、 前記周辺機能を動作させる ことを特徴とするマルチプロセッサシステム。 - 【請求項２】前記周辺機能はDMA（ダイレクトメモリア
クセス）コントローラであることを特徴とする請求項１
記載のマルチプロセッサシステム。 - 【請求項３】前記周辺機能が対応できる状態にある場合
とは、前記第１のプロセッサと前記第２のプロセッサと
が入出力装置を共有していない場合に相当し、 前記周辺機能が対応できない状態にある場合とは前記第
１のプロセッサと第２のプロセッサとが入出力装置を共
有している場合に相当する ことを特徴とする請求項１記載のマルチプロセッサシス
テム。 - 【請求項４】前記第１のプロセッサは、マイクロプログ
ラムの切目ごとに割込みを受付け、請求項１記載の一連
の処理をマイクロプログラムの切目ごとの割込み処理と
して行なうことを特徴とするマルチプロセッサシステ
ム。 - 【請求項５】前記マルチプロセッサシステムは主記憶装
置を共有しない疎結合方式のマルチプロセッサシステム
であり、 前記周辺機能はDMAコントローラであり、 前記第１のプロセッサから見て前記第２のプロセッサの
主記憶装置がアドレス空間上異なるアドレスに割り付け
られ、 前記DMAコントローラは、前記第２のプロセッサの主記
憶装置についてDMAを行なおうとするとき、前記第２の
プロセッサから見た物理アドレスを設定するだけでDMA
が行なえるように、DMAアドレスに一定値を加算する加
算手段を有する ことを特徴とする請求項１記載のマルチプロセッサシス
テム。 - 【請求項６】システムアドレスバスおよびシステムデー
タバスと、前記第１および第２のプロセッサ間で前記シ
ステムアドレスバスおよびシステムデータバスの使用権
獲得の調停を行なうバスアービタを有し、 該バスアービタ内に前記第１および第２のレジスタを設
けた ことを特徴とする請求項１記載のマルチプロセッサシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16867690A JP2823663B2 (ja) | 1990-06-27 | 1990-06-27 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16867690A JP2823663B2 (ja) | 1990-06-27 | 1990-06-27 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457145A JPH0457145A (ja) | 1992-02-24 |
| JP2823663B2 true JP2823663B2 (ja) | 1998-11-11 |
Family
ID=15872421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16867690A Expired - Fee Related JP2823663B2 (ja) | 1990-06-27 | 1990-06-27 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823663B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5023534B2 (ja) * | 2006-03-28 | 2012-09-12 | 富士通株式会社 | バスマスタ回路／スレーブ回路切替え回路 |
-
1990
- 1990-06-27 JP JP16867690A patent/JP2823663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457145A (ja) | 1992-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |