JP3519182B2 - 情報処理システムおよびバスアービタならびにバス制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション等の各種情報処理装置が備える
バスの調停手段に係り、特に、Ｉ／Ｏと記憶装置に対す
るアクセスが競合する等の場合、バスの使用効率を向上
させつつ、適切にアービトレーションを行なう手段に関
する。

【０００２】

【従来の技術】従来の各種情報処理装置に設けられたバ
スであって、マルチプロセッサ制御を考慮した高速シス
テムバスとして、例えば、「アイ・イー・イー・イー、
ドラフトスタンダード Ｐ８９６．１Ｒ／Ｄ８．５：フ
ューチャーバスプラス ロジカル レイヤ スペシフィ
ケーションズ（１９９１年）」の第６３頁から第１０４
頁（ＩＥＥＥ Ｄｒａｆｔ Ｓｔａｎｄａｒｄ Ｐ８９
６．１Ｒ／Ｄ８．５：Ｆｕｔｕｒｅｂｕｓ＋ Ｌｏｇｉ
ｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ、
ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ Ｐｒｅ
ｓｓ（１９９１）ＰＰ６３ー１０４）に記載されてい
る、いわゆる「フューチャーバスプラス」が提案されて
いる。

【０００３】パーソナルコンピュータ、ワークステーシ
ョン等で構成したサーバ等の高速な情報処理装置におい
て、このようなフューチャーバスプラスに代表される、
高速システムバスが設けられた構造となるものが多い
が、このようなシステムバスには、複数のモジュール、
例えば、複数のプロセッサ、プロセッサ用インターフェ
イス、主記憶装置、入出力（Ｉ／Ｏ）装置等が接続され
る。また、入出力（Ｉ／Ｏ）装置は、システムバス上の
情報をＩ／Ｏバス上の情報へプロトコル変換等を行なう
変換装置、Ｉ／Ｏバスを介して、システムバスと接続さ
れる構成になっているものが多く提案されている。

【０００４】ところで、近年、情報処理装置の分野で
は、プロセッサに供給するシステムクロック周波数の急
激な高周波数化に伴い、プロセッサおよび主記憶装置に
対するデータアクセス速度を、プロセッサの高性能化に
対応させて向上することができるか否かが、システム性
能を決定する最大要因の一つとなりつつある。

【０００５】また、このようなシステムにおいては、既
存のＩ／Ｏ装置との互換性や、多回線接続や各種のＩ／
Ｏ装置への接続等を考慮して、プロセッサや主記憶装置
が接続されるバスと、Ｉ／Ｏ装置が接続されるＩ／Ｏバ
スとが、バス変換装置（バスアダプタ）を介した状態で
別個に設けられる構成、いわゆるバスの階層化が進んで
きている。

【０００６】このため、バス間における各種の変換処理
を効率よく行なうバス制御手段の開発が重要になってき
ている。さらに、より高いスループットを実現するため
のバス制御の技術は、例えば、特開平５−３２４５４４
号公報等に技術開示されている。これらのバスにおいて
は、高スループットを実現するため、１サイクル毎のハ
ンドシェイクは行わずに、バススレーブ（以下、適宜、
単に「スレーブ」と記す）側のモジュールに、トランザ
クション受付け用のバッファを予め用意しておき、バス
マスタがバス使用権を獲得した後、受信側であるスレー
ブに設けておいたバッファに、連続してデータを書き込
むという方法を採用することを提案されていた。

【０００７】

【発明が解決しようとする課題】ところで、従来、各種
の情報処理装置が備えるシステムバス上では、主とし
て、プロセッサが主記憶装置をアクセスする「メモリア
クセス」、プロセッサが入出力（Ｉ／Ｏ）装置アクセス
する「ＰＩＯアクセス」、およびキャッシュの記憶内容
を一致化するための制御を行なうための「プロセッサ間
通信」等が頻繁に実行される。

【０００８】一方、Ｉ／Ｏに対するアクセスは、比較的
低速で実行されるため、専用のＩ／Ｏバスを設け、バス
変換装置を介して、Ｉ／Ｏバスを階層的に接続する方法
が一般に採用されている。この場合、一般に、Ｉ／Ｏバ
スは、プロセッサや主記憶装置が接続されているシステ
ムバスより、低速で動作するため、プロセッサの主記憶
アクセスやプロセッサ間通信が、ＰＩＯアクセスにより
待たされてしまい、バスの使用効率を低下させるという
問題が存在していた。

【０００９】この理由としては、以下に記載する事項が
考えられる。

【００１０】ある１つのプロセッサ、もしくは、複数の
プロセッサから、連続してＰＩＯアクセスが発生した場
合、バス変換装置を介して接続されているＩＯバスは、
一般的に低速で動作するため、バス変換装置が備えるバ
ッファ（ＰＩＯバッファ）に溜っているＰＩＯアクセス
のアクセスデータに対する処理が終了しないうちに、プ
ロセッサ側から、次のＰＩＯアクセスが発生する可能性
がある。しかし、ＰＩＯバッファに、空き領域が存在し
なければ、次のＰＩＯアクセス要求に対するアクセスデ
ータを受け取ることはできない。

【００１１】この場合、バスシステムに、リトライプロ
トコル、すなわち、スレーブ側からマスタ側に、「ＰＩ
Ｏアクセスを受付けられない状態にあるので、再実行
（リトライ）を要求する手段」を設け、さらに、マスタ
側に「リトライ要求の対象である転送命令を、所定時間
後に再実行する手段」を設けた構成にしなければ、アク
セス要求が失われてしまうことになる。

【００１２】そこで、ＰＩＯバッファに空き領域が生じ
るようになるまで、バスアービタがバス変換装置以外の
モジュールに、バス使用権を与えない制御を行うことに
よって、対処することも考えられる。しかしながら、こ
の場合、ＰＩＯアクセス要求を発行しているプロセッサ
以外のプロセッサから、主記憶装置アクセスやプロセッ
サ間通信の要求があっても、それらを実行することがで
きないという問題があった。

【００１３】また、システムバスでリトライプロトコル
をサポートしている場合でも、受付けられないリトライ
転送が多く発生してしまうため、バスの使用効率が低下
するという問題が発生することは避けられない。

【００１４】このような課題が発生するようになった背
景としては、マルチプロセッサシステムを低価格にする
ニーズが存在していたことが挙げられる。即ち、メイン
フレームの分野では、従来からマルチプロセッサ方式が
採用されていたが、Ｉ／Ｏ系に対しては、バスではな
く、１対１で接続されるチャネル等が使用されていた。

【００１５】しかしながら、近年、特に、パーソナルコ
ンピュータの分野においては、価格の低減を行なうため
に、１つの伝送線路を時分割で共有するバスが多く採用
されるため、このような問題が発生しつつあるわけであ
る。

【００１６】以上の事項を鑑み、本発明の目的は、プロ
セッサが接続されるバスと、Ｉ／Ｏ装置が接続されるバ
スとが階層状に構成されたシステムにおいて、主記憶ア
クセスおよびプロセッサ間の情報転送の実行が、低速な
処理であるＰＩＯアクセスによって、待たされた状態に
なるの防止し、バスの使用効率を向上させる手段を提供
することにある。

【００１７】さらに、具体的に述べると、本発明の目的
は、Ｉ／Ｏと記憶装置に対するアクセスが競合する等の
場合、バスの使用効率を向上させつつ、適切にアービト
レーションを行なうシステム、これに用いられるバスア
ービタ、および、アービトレーション方法を提供するこ
とにある。

【００１８】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するため、以下の手段がある。

【００１９】すなわち、第１のバスと、該バスと異なる
通信プロトコルで動作する第２のバスと、第１および第
２のバスに接続される複数のモジュールと、両バス間
で、情報のプロトコル変換を少なくとも行なうバス変換
手段と、バスマスタから発せられたバス使用権要求を調
停するバスアービタと、該バスマスタのアクセス先が所
定のモジュールに対するものである場合、当該アクセス
を規定するデータを所定量まで格納可能な格納手段とを
備え、前記第１のバスに接続された複数のモジュールの
うち、少なくとも２以上のものは、アクセス先情報を出
力する機能を有するバスマスタとするシステムである。

【００２０】そして、前記バスアービタは、いずれかの
バスマスタがアクセス動作を行なう際に、バス使用権要
求を発したと判断した場合、前記アクセス先情報および
前記格納手段のデータ格納状態を参照して、当該バスマ
スタにバス使用権を与えるか否かを決定する、バス調停
システムである。

【００２１】さらに、具体的には、前記バスアービタ
は、前記格納手段の格納領域が満杯になった場合、バス
使用権要求を発したバスマスタが出力するアクセス先情
報を参照して、アクセス先が、前記格納手段がデータ格
納動作する、前記所定のモジュールでないと判断した
時、バス使用権要求を発した最も優先順位の高いバスマ
スタに、バス使用権を与え、一方、アクセス先が、前記
格納手段がデータ格納動作する、前記所定のモジュール
であると判断した時、当該アクセス情報を出力したバス
マスタを除いて、バス使用権要求を発した最も優先順位
の高いバスマスタに、バス使用権を与えるシステムであ
る。

【００２２】さらに、具体的な態様として、以下に示す
手段がある。

【００２３】すなわち、前記第１のバスに接続されるモ
ジュールは、１以上のプロセッサ、および、２以上のプ
ロセッサに対するプロセッサ用インタフェース、およ
び、記憶装置に接続されたメモリインタフェースを、少
なくとも含み、バスマスタとなるモジュールは、バス使
用権付与のための優先順位を有し、前記第２のバスに接
続されるモジュールは、１以上の入出力（Ｉ／Ｏ）手段
であり、また、前記格納手段は、バスマスタのアクセス
先が、いずれかの入出力（Ｉ／Ｏ）手段に対するもので
ある場合、当該アクセスを規定するデータを所定量まで
格納可能とする。

【００２４】そして、前記バスアービタは、前記格納手
段の格納領域が満杯になった場合であって、プロセッサ
およびプロセッサ用インタフェースが、バスマスタとし
てバス使用権要求を発した時、バスマスタが出力するア
クセス先情報を参照し、アクセス先が、いずれの入出力
（Ｉ／Ｏ）手段でもない場合には、最も優先順位の高い
バスマスタに、バス使用権を与え、一方、アクセス先
が、いずれかの入出力（Ｉ／Ｏ）手段である場合には、
前記メモリインタフェースにアクセス動作するバスマス
タのうち、最も優先順位の高いバスマスタに、バス使用
権を与えるシステムである。

【００２５】

【作用】上記手段によれば、プロセッサ、主記憶装置、
Ｉ／Ｏ等を有して構成され、複数種類のバスを備えた情
報処理システムにおいて、以下のようにして、バス使用
権の調停が行なえる。

【００２６】第１のバスと、該第１のバスと異なる通信
プロトコルで動作する第２のバスを有するものとし、さ
らに、第１および第２のバスには、複数のモジュールが
接続されている。そして、第１のバスに接続された複数
のモジュールのうち、少なくとも２以上のものはバスマ
スタとなり、バスマスタは、アクセス先情報を出力す
る。

【００２７】バス変換手段は、第１のバスと第２のバス
と間で、情報のプロトコル変換を少なくとも行なう。ま
た、格納手段は、バスマスタのアクセス先が所定のモジ
ュールに対するものである場合、当該アクセスを規定す
るデータを所定量まで格納するように構成されている。

【００２８】さて、バスアービタは、バスマスタから発
せられたバス使用権要求を調停する処理、即ち、バスア
ービタは、いずれかのバスマスタがアクセス動作を行な
う際に、バス使用権要求を発したと判断した場合、前記
アクセス先情報および前記格納手段のデータ格納状態を
参照して、当該バスマスタにバス使用権を与えるか否か
を決定する処理を行なう。

【００２９】さらに、具体的には、バスアービタは以下
のように動作する。

【００３０】即ち、バスアービタは、前記格納手段の格
納領域が満杯になった場合、バス使用権要求を発したバ
スマスタが出力するアクセス先情報を参照する。

【００３１】そして、アクセス先が、前記格納手段がデ
ータ格納動作する、前記所定のモジュールでないと判断
した時、バス使用権要求を発した最も優先順位の高いバ
スマスタに、バス使用権を与える。一方、アクセス先
が、前記格納手段がデータ格納動作する、前記所定のモ
ジュールであると判断した時、当該アクセス情報を出力
したバスマスタを除いて、バス使用権要求を発した最も
優先順位の高いバスマスタに、バス使用権を与える、よ
うに動作し、バスの調停を行なう。

【００３２】また、本発明のさらに具体的な態様によれ
ば、その作用は以下のようになる。

【００３３】まず、前記第１のバスに接続されるモジュ
ールは、１以上のプロセッサ、および、２以上のプロセ
ッサに対するプロセッサ用インタフェース、および、記
憶装置に接続されたメモリインタフェースを、少なくと
も含みようにしておく。そして、バスマスタとなるモジ
ュールは、バス使用権付与のための優先順位を付与して
おく。また、前記第２のバスに接続されるモジュール
は、１以上の入出力（Ｉ／Ｏ）手段とし、また、前記格
納手段は、バスマスタのアクセス先が、いずれかの入出
力（Ｉ／Ｏ）手段に対するものである場合、当該アクセ
スを規定するデータを所定量まで格納可能である。

【００３４】そして、前記バスアービタは、前記格納手
段の格納領域が満杯になった場合であって、プロセッサ
およびプロセッサ用インタフェースが、バスマスタとし
てバス使用権要求を発した時、バスマスタが出力するア
クセス先情報を参照する。

【００３５】アクセス先が、いずれの入出力（Ｉ／Ｏ）
手段でもない場合には、最も優先順位の高いバスマスタ
に、バス使用権を与える。一方、アクセス先が、いずれ
かの入出力（Ｉ／Ｏ）手段である場合には、前記メモリ
インタフェースにアクセス動作するバスマスタのうち、
最も優先順位の高いバスマスタに、バス使用権を与え
る、バス調停の処理を行なう。

【００３６】本発明によれば、実際にアクセス動作が行
なわれる前に、バス使用権を要求するモジュールのアク
セス先を把握できるため、高速性が要求される主記憶装
置にのアクセスやプロセッサ間通信を行うモジュールに
対して、優先的に、バス使用権を与えることができる。

【００３７】このため、比較的低速なＰＩＯアクセス等
に、高速性が要求される主記憶装置アクセスや、プロセ
ッサ間通信のトランザクション実行が待たされるような
事態の発生を防ぐことができるため、バスの使用効率が
向上する。また、システムバスでリトライプロトコルを
サポートしている場合であっても、データ転送に寄与し
ないリトライ転送数を低減できるため、バスの使用効率
が向上する。

【００３８】

【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。

【００３９】図１は、本実施例のシステム構成例を示す
構成図である。

【００４０】１は、システムバス１７とＩＯバス１８と
のプロトコル変換を行う機能を少なくとも有するバス変
換装置である。なお、バス変換装置の詳細な構成は、後
に説明する。

【００４１】２、３、４、５、６、７、８、９、１０
は、プロセッサであり、夫々、「Ｐ＃０」、「Ｐ＃
１」、「Ｐ＃２」、「Ｐ＃３」、「Ｐ＃４」、「Ｐ＃
５」、「Ｐ＃６」、「Ｐ＃７」、「Ｐ＃８」とする。例
えば、６４ビットのＣＰＵによって実現できる。

【００４２】１２は、主記憶装置であり、１１は、主記
憶装置１２のアクセスを制御するメモリコントローラで
ある。１３、１４、１５、１６は、入出力装置であり、
夫々、「ＩＯ０」、「ＩＯ１」、「ＩＯ２」、「ＩＯ
３」とする。入出力装置としては、例えば、表示装置、
プリンタ等の出力装置や、キーボード、マウス等の入力
装置や、端末用のコンピュータ等が考えられる。入出力
装置として、端末用のコンピュータ等の情報処理装置を
採用した場合、いわゆるクライアント・サーバシステム
を実現できる。

【００４３】１７は、マルチプロセッサ対応のシステム
バス、１８は、ＩＯバスである。

【００４４】１９、２０、２１、２２は、プロセッサバ
スであり、例えばプロセッサバス１９は、「Ｐ＃１」、
「Ｐ＃２」が接続されているバスである。

【００４５】また、２３は、プロセッサバス１９とシス
テムバス１７と間に設けた、インタフェース機能を有す
るインタフェース部、２４は、プロセッサバス２０とシ
ステムバス１７と間に設けた、インタフェース機能を有
するインタフェース部、２５は、プロセッサバス２１と
システムバス１７と間に設けた、インタフェース機能を
有するインタフェース部、２６は、プロセッサバス２２
とシステムバス１７と間に設けた、インタフェース機能
を有するインタフェース部である。

【００４６】図示するように、システムバス１７に接続
するモジュールとしては、バス変換装置１、メモリコン
トローラ１１、インタフェース２３、２４、２５、２
６、および、プロセッサであり「Ｐ＃０」があり、プロ
セッサやインタフェースは、バスマスタとして機能し、
主記憶装置１２やＩＯ装置１３〜１６に対してアクセス
動作を行なう。

【００４７】なお、本システムを使用してのアクセス態
様に関する説明は、後に述べる。

【００４８】次に、図２に、各種のアクセス態様と、夫
々に対する情報の転送のされかたについて概説する。

【００４９】図２において、２７は、プロセッサ「Ｐ＃
７」からＩＯ３に対する書き込み動作である「ＰＩＯラ
イトアクセス」（アクセス（Ａ））を示す。２８は、プ
ロセッサ「Ｐ＃５」からＩＯ２に対する書き込み動作で
ある「ＰＩＯライトアクセス」（アクセス（Ｂ））を示
す。同様に、２９は、プロセッサ「Ｐ＃３」からＩＯ１
に対する書き込み動作である「ＰＩＯライトアクセス」
（アクセス（Ｃ））であり、３０は、プロセッサ「Ｐ＃
１」から主記憶装置１２に対する読み込み動作である
「メモリリードアクセス」（アクセス（Ｄ））である。

【００５０】すなわち、各アクセスでは、各プロセッ
サ、正確に表現すると、システムバス１７に接続された
各インタフェースがバスマスタとなり、ＩＯをアクセス
する「ＰＩＯアクセス」または主記憶装置１２をアクセ
スする「メモリアクセス」を行なっている。そして、通
常、メモリアクセスは、システムバス１７を使用して高
速に行なわれるのに比べ、ＰＩＯアクセスは、低速度で
行なわれる。

【００５１】なお、図２には、示さなかったが、インタ
フェースを介さずに、プロセッサ「Ｐ＃０」がアクセス
動作を行なうことや、あるプロセッサが、他のプロセッ
サとの間で、必要な情報を通信する、いわゆるプロセッ
サ間通信を行なうこと等、各種の情報転送の態様が考え
られる。

【００５２】次に、図３を参照して、マルチプロセッサ
システムのシステムバス、および、ＩＯバスの間に存在
し、プロトコル変換を行なう機能を少なくとも有するバ
ス変換装置の構成について説明する。なお、本実施例で
は、システムバスアービタ１１２をバス変換装置１に内
蔵した構成としているが、内蔵しない構成にしてもよい
ことは言うまでもない。なお、バス変換装置１を１チッ
プのＬＳＩで構成したとき、システムバスアービタ１１
２を同一チップ内に内蔵した構成とするのが好ましい。

【００５３】本装置は、大きく、システムバス制御部１
２５と、バス変換制御部１２６と、ＩＯバス制御部１２
７に、分けられる。

【００５４】図３に示すように、システムバス１７は、
アドレス／データ線Ａ／Ｄ１０１、制御信号線ＣＮＴＬ
１０２、および、アービトレーション信号線１０３を有
して構成される。システムバス１７は、時分割されて、
各種のデータを伝送する。

【００５５】信号線１０１は、アドレスとデータの両方
を伝送する機能を有し、アドレスとデータは、例えば、
時分割で伝送される。

【００５６】また、ＩＯバス１８は、アドレス線（Ａ）
１０４、データ線（Ｄ）１０５、ＩＯバス１８の制御線
（ＣＮＴＬ）１０６、および、ＩＯバス１８のアービト
レーション信号線１０７を有して構成されている。

【００５７】さらに、他の構成要素について説明を続け
ると、１０８は、システムバス１７側からの「ＰＩＯア
クセス」のアドレスを格納するためのアドレス用バッフ
ァ、１０９は、システムバス１７側からの「ＰＩＯライ
トアクセス」およびＩＯバス１８側からの「ＤＭＡ応
答」に対するデータを格納するためのデータ用バッファ
である。図示するように、４つのアクセスを定める、ア
ドレス、データを格納できる。したがって、５つ以上の
アクセスに対しては、既に格納されているアドレス、デ
ータに対する処理が完了しないと受け付けられない。

【００５８】また、１１０は、ＩＯバス１８側からの
「ＤＭＡリードアクセス」のアドレスを格納するアドレ
ス用バッファ、１１１は、システムバス１７側からの
「ＰＩＯリードアクセス」の応答データ、および、ＩＯ
バス１８側からの「ＤＭＡライトアクセス」のデータを
格納するためのデータ用バッファであり、図示するよう
に、２つの、アドレス、データを格納しえる。

【００５９】なお、セレクタ１２８は、アドレス、即
ち、アドレス用バッファ１１０に格納された情報、およ
び、データ、即ち、データ用バッファに格納された情
報、のいずれかを選択し、１１９に出力する機能を有す
る。

【００６０】１１２は、バス変換装置１に内蔵したシス
テムバスアービタであり、この内部構造については、後
に詳しく説明する。

【００６１】システムバス制御部１１３は、システムバ
スを制御する信号を生成し、前記ＣＮＴＬに制御信号を
供給する。プロトコル変換部１１４は、システムバス１
７およびＩＯバス１８間での、伝送データのプロトコル
を変換する処理を行なう。

【００６２】ＩＯバス制御部１１５は、ＩＯバスを制御
する信号を生成し、前記ＣＮＴＬ１０７に制御信号を供
給する。

【００６３】バス権制御部１１６は、アービトレーショ
ン信号線１０７との間で、信号をやりとりし、ＩＯバス
のバス権の制御を行なう。

【００６４】データ変換部１１７は、システムバス１７
およびＩＯバス１８の間で、データの変換処理（バスサ
イズ変換やエンディアンの変換等が考えられる）を行な
う。

【００６５】一方、アドレス変換部１１８は、システム
バス１７およびＩＯバス１８の間で、アドレスの変換処
理を行なう。

【００６６】また、１１９は、出力バッファ、１２０
は、入力バッファであり、夫々、Ａ／Ｄ線１０１上に出
力する情報を格納する機能、Ａ／Ｄ線１０１上から獲得
する情報を格納する機能を有する。

【００６７】さらに、１２１は、入力バッファ、１２２
は、出力バッファであり、夫々、Ａ線１０４上から獲得
したアドレスを格納する機能、Ａ線１０４上に出力する
アドレスを格納する機能を有する。

【００６８】さらにまた、１２３は、入力バッファ、１
２４は、出力バッファ、であり、夫々、Ｄ線１０５上か
ら獲得したデータを格納する機能、Ｄ線１０５上に出力
するデータを格納する機能を有する。

【００６９】また、バッファ制御部１２９は、アドレス
用バッファ１０８およびデータ用バッファ１０９の格納
動作を制御し、制御信号線１３０は、バッファ制御部１
２９からシステムバスアービタ１１２に対して制御信号
を与えるための信号線であり、具体的には、バッファ１
０８、１０９が満杯か否かを、システムバスアービタ１
１２に対して通知する信号線である。

【００７０】図４は、本発明の原理を説明するための説
明図である。

【００７１】システムバスアービタ１１２は、図３のバ
ス変換装置１に内蔵されたものであり、バス使用権の調
停制御を行なう。

【００７２】２０２、２０３、２０４は、夫々、システ
ムバス１７に接続されるモジュール＃０、＃１、＃２を
示す。本図に示すモジュールは、バスマスタとして機能
し、バス権要求信号である（ＢＲＥＱ）を出力し、所定
の場合にバス権許可信号（ＢＧＲＡＮＴ）が与えられ、
さらに、バス権要求信号を出力する場合には、アクセス
先を示す信号を出力する点が特徴である。

【００７３】例えば、モジュール＃０（２０２）は、シ
ステムバスアービタ１１２に対しバス権要求信号（ＢＲ
ＥＱ０）２０５を出力し、システムバスアービタ１１２
からのバス権許可信号（ＢＧＲＡＮＴ０）２０６を受け
付けるとともに、アクセス先コード信号線２０７を介し
て、アクセス先を示す情報である、アクセス先情報を出
力する。

【００７４】同様に、モジュール＃１（２０３）は、シ
ステムバスアービタ１１２に対しバス権要求信号（ＢＲ
ＥＱ１）２０８を出力し、システムバスアービタ１１２
からのバス権許可信号（ＢＧＲＡＮＴ１）２０９を受け
付けるとともに、アクセス先コード信号線２１０を介し
て、アクセス先情報を出力する。また同様に、モジュー
ル＃２（２０４）は、システムバスアービタ１１２に対
しバス権要求信号（ＢＲＥＱ２）２１１を出力し、シス
テムバスアービタ１１２からのバス権許可信号（ＢＧＲ
ＡＮＴ２）２１２を受け付けるとともに、アクセス先コ
ード信号線２１３を介して、アクセス先情報を出力す
る。

【００７５】このように、各モジュールは、システムバ
スアービタ１１２に対しバス権要求信号を出力し、所定
時、即ちバスの使用権が与えられる場合には、システム
バスアービタ１１２からのバス権許可信号を与えられる
が、本発明では、各モジュールからのアクセス先情報を
参照して、調停制御を行なう点が特徴になっている。

【００７６】なお、実際に調停制御を行なう際には、前
記アクセス先情報の他、図３のバッファ１０８、１０９
が満杯か否かの情報も参照して行なうが、詳細な処理の
流れは、後に図８等を参照して説明する。

【００７７】また、図４に示したモジュールは、具体的
には、図１に示すプロセッサやプロセッサバスである。
なお、本明細書を通して、各種の制御信号は、原則とし
て、ロー状態でアサートする、いわゆるアクティブロー
動作を行なう信号である。

【００７８】次に、図５に、情報転送における各種信号
のタイミングチャート例を示す。

【００７９】なお、本タイミングチャートは、図４のモ
ジュール＃０に対するものとする。

【００８０】５０１は、バスの１サイクルを規定するシ
ステムクロック（ＣＬＫ）の波形であり、丸付き数字で
サイクル番号が示されている。

【００８１】５０２は、モジュール＃０からシステムバ
スアービタに対して出力されたバス権要求信号（ＢＲＥ
Ｑ０）の波形であり、５０３は、システムバスアービタ
からモジュール＃０に対するバス権許可信号（ＢＧＲＡ
ＮＴ０）の波形である。

【００８２】ＢＲＥＱ０５０２がアサートされてから、
１サイクル遅れて、ＢＧＲＡＮＴ０がアサートされてい
る様子が分かる。

【００８３】また、５０４は、アドレス／データ線（Ａ
／Ｄ）の波形であり、アドレス／データ線は、多重化さ
れているので、時分割でアドレス、データが伝送される
様子が分かる。図５の例では、ＢＧＲＡＮＴ０がアサー
トされた後、即ち、バス使用権が与えられた後から、１
サイクル分、アドレス情報が伝送された後に、３サイク
ル分、データ情報が伝送されている。

【００８４】５０５は、アドレスサイクル指定信号線
（ＡＤＲＶ）の波形、即ち、バス上にアドレス情報が伝
送されていることを示す信号線であり、５０６は、デー
タサイクル指定信号線（ＤＡＴＶ）の波形、即ち、バス
上にデータ情報が伝送されていることを示す信号線であ
り、夫々、バス上に、アドレス、データが伝送されてい
るときに、アサートされているのが分かる。

【００８５】５０７は、モジュール＃０からシステムバ
スアービタに対して、アクセス先情報を伝えるための、
アクセス先コード信号の波形である。ＢＲＥＱ０５０２
のアサートと同時に、アクセス先コードが出力されてい
ることが分かる。なお、アクセス先コードとしては、例
えば、アクセス先が、主記憶装置のとき「１」、ＩＯ装
置の場合「０」のように、予め定めておけば良い。

【００８６】次に、図６、図７に、従来技術と本発明の
タイミングチャートを示す。後に、両図を参照して、従
来技術に対して本発明が奏する効果について説明する
が、ここでは、タイミングチャートの概要のみを説明し
ておく。

【００８７】まず、図６の概略説明を行なう。なお、本
図では、４つのモジュール、具体的には、図１に示すイ
ンタフェース２６、２５、２４、２３に対するものを想
定している。

【００８８】６０１は、バスの１サイクルを規定するシ
ステムクロック（ＣＬＫ）の波形であり、丸付き数字で
サイクル番号が示されている。

【００８９】６０２は、インタフェース２６から、バス
変換装置１に内蔵されるシステムバスアービタ１１２に
対して出力されたバス権要求信号（ＢＲＥＱ０）の波
形、同様に、６０３は、インタフェース２５から、シス
テムバスアービタ１１２に対して出力されたバス権要求
信号（ＢＲＥＱ１）の波形、６０４は、インタフェース
２４から、システムバスアービタ１１２に対して出力さ
れたバス権要求信号（ＢＲＥＱ２）の波形、そして、６
０５は、インタフェース２３からシステムバスアービタ
１１２に対して出力されたバス権要求信号（ＢＲＥＱ
３）の波形である。

【００９０】なお、ＢＲＥＱ０、ＢＲＥＱ１、ＢＲＥＱ
２およびＢＲＥＱ３は、夫々、図２に示す、アクセス
（Ａ）、アクセス（Ｂ）、アクセス（Ｃ）、アクセス
（Ｄ）に対応して、各インタフェースから出力された信
号であるものとする。

【００９１】なお、アクセスの優先順位は、高い順に、
インタフェース２６、２５、２４、２３と定められてい
るものとする。

【００９２】図６によれば、ＢＲＥＱ０、ＢＲＥＱ１お
よびＢＲＥＱ２が、ほぼ同時にアサートされ、１サイク
ル遅れてＢＲＥＱ３がアサートされている。

【００９３】すなわち、アクセス（Ａ）、アクセス
（Ｂ）、アクセス（Ｃ）に対する動作が、ほぼ同時に起
動され、１サイクル遅れてアクセス（Ｄ）に対する動作
が、起動される。

【００９４】一方、６０６は、システムバスアービタ１
１２から、インタフェース２６に対して与えられるバス
権許可信号（ＢＧＲＡＮＴ０）の波形であり、同様に、
６０７は、システムバスアービタ１１２から、インタフ
ェース２５に対して与えられるバス権許可信号（ＢＧＲ
ＡＮＴ１）の波形、６０８は、システムバスアービタ１
１２から、インタフェース２４に対して与えられるバス
権許可信号（ＢＧＲＡＮＴ２）の波形、そして、６０９
は、システムバスアービタ１１２から、インタフェース
２３に対して与えられるバス権許可信号（ＢＧＲＡＮＴ
３）の波形である。６１０は、アドレス／データ線（Ａ
／Ｄ）の波形である。「Ａ」で示す部分では、アドレス
が、「Ｄ」で示す部分では、データが、伝送されている
ことが分かる。

【００９５】図７において、図６と同じ符号を付されて
いるものは、同一のものを示す。

【００９６】図６は、従来技術に関するタイミングチャ
ート、図７は、本発明によるタイミングチャートを示
し、詳しい説明は後述するが、図７を見て分かるよう
に、本発明によれば、主記憶装置に対するメモリアクセ
スであるアクセス（Ｄ）が、待たされることなく、アク
セス（Ｂ）に対する処理に次に、行なわれていることが
分かる。

【００９７】次に、図１０にシステムバスアービタの回
路構成の一例を示す。

【００９８】ここでは、回路構成のみを説明しておき、
後にその動作について説明することにする。

【００９９】１３０は、ＩＯアクセスバッファ（図３の
１０８、１０９）がフル（満杯状態）で、ＩＯアクセス
を受付けることが不可能状態であることを、バッファ制
御部１２９から、システムバスアービタへ伝えるための
制御信号線（ＢＵＦＵＬＬ：アクセス不可（フル）状態
で「１」、アクセス可（空き）状態で「０」）である。

【０１００】タイミング制御部７０１は、バス権許可信
号を与えるタイミングを調整する機能を有する。

【０１０１】７０２、７０３、７０４、７０５、７０
６、７０７、７０８は、バス権要求信号（ＢＲＥＱ０−
６）であり、今、６つの、バスマスタとなりうるモジュ
ールが存在する場合を想定している。

【０１０２】７０９、７１０、７１１、７１２、７１
３、７１４、７１５は、夫々、７０２から７０８のバス
権要求信号に対するアクセス先が、主記憶装置（メモリ
アクセス）であるのか、または、ＩＯ装置（ＩＯアクセ
ス）であるのかを示す信号線（メモリアクセスの場合
「１」、ＩＯアクセスの場合「０」）である。

【０１０３】また、７１６、７１７、７１８、７１９、
７２０、７２１、７２２は、バス使用権許可信号（ＢＧ
ＲＡＮＴ０−６）であり、バスの使用権が与えられたモ
ジュールに対して、バス使用権許可信号が供給される。

【０１０４】なお、７２３、７２４、７２５、７２６、
７２７、７２８、７２９は、ＡＮＤゲートやＯＲゲート
で構成された論理回路であり、７３０、７３１、７３
２、７３３、７３４、７３５、７３６、７３７、７３
８、７３９、７４０、７４１、７４２は、ＡＮＤゲート
で構成された論理回路であるが、後に、これらの論理回
路の動作の一例を示し、動作説明を簡単に行なう。

【０１０５】さて、以上までは、ハードウエア構成や本
発明の原理を中心として説明してきたが、以下は、ハー
ドウエアの動作を中心に説明する。

【０１０６】まず、図１に示すマルチプロセッサシステ
ム構成において、図２に示すようなメモリアクセスやＰ
ＩＯアクセスが発生した場合のハードウエアの動作につ
いて説明する。

【０１０７】プロセッサＰ＃７（９）から、ＩＯ３（１
６）に対するＰＩＯライトアクセス（アクセス（Ａ））
は、プロセッサＰ＃７がアクセス起動を行なうと、プロ
セッサバス２２を介して、プロセッサＰ＃７から起動を
受けたインタフェース２６は、システムバス１７のバス
使用権を要求するバス使用権要求信号を出力する。そし
て、インタフェース２６がバス使用権を獲得した後、バ
ス変換装置１に対して、プロセッサＰ＃７は、プロセッ
サバス２２、インタフェース２６を介して、ＰＩＯライ
トトランザクションを発行し、送出する。

【０１０８】ＰＩＯライトトランザクションを受け取っ
たバス変換装置１は、ＩＯバス１８のバス使用権を要求
し、バス使用権を獲得した後、ＩＯバス１８上に、ライ
トトランザクションを発行するという制御が行なわれる
（図２のアクセス（Ａ））。

【０１０９】プロセッサＰ＃５（７）から、ＩＯ２（１
５）に対するＰＩＯライトアクセス、プロセッサＰ＃３
（５）から、ＩＯ１（１４）に対するＰＩＯライトアク
セスに対しても、同様な制御動作が行なわれる（図２の
アクセス（Ｂ）、（Ｃ））。

【０１１０】一方、プロセッサＰ＃１（３）から、主記
憶装置１２に対するライトアクセスは、プロセッサバス
１９を介して、プロセッサＰ＃１からのアクセス起動を
受けたインタフェース２３が、システムバス１７のバス
使用権を要求するバス使用権要求信号を出力する。そし
て、バス使用権を獲得した後、メモリコントローラ１１
に対して、ライトトランザクションを発行し、送出す
る。ライトトランザクションを受けとったメモリコント
ローラ１１は、主記憶装置１２に対して、指定されたメ
モリライトアクセスを行う（図２のアクセス（Ｄ））。

【０１１１】ＰＩＯライトトランザクションを受付ける
バス変換装置１は、図３に示すように、入力バッファ１
２０を介して、ライトアドレスは、アドレス用バッファ
１０８に、ライトデータは、データ用バッファ１０９
に、一旦格納する。

【０１１２】この後、ＰＩＯライトアドレスおよびデー
タは、必要があれば、アドレス変換部１１８およびデー
タ変換部１１７で、所定の変換が行なわれた後、出力バ
ッファ１２２および１２４を介して、ＩＯバス１８上に
出力されることになる。

【０１１３】なお、図３に示すように、ＩＯバス１８
は、アドレス情報、データ情報の夫々に対するバス、１
０４、１０５を備えおり、いわゆるアドレス、データの
分離型バスである。

【０１１４】ここで、仮に、複数のＰＩＯライトアクセ
スが連続して起動された場合、本実施例のバス変換装置
１では、４つのトランザクションまで、バッファ１０
８、１０９に溜めることができる。

【０１１５】さて、バス変換装置１は、システムバスの
バス使用権を調停する機能を有するシステムバスアービ
タ１１２を内蔵している。このシステムバスアービタが
行なうバス制御の方法は、以下に示す通りである。

【０１１６】ＩＯバス１８の動作速度は、システムバス
１７に比べて遅いため、バス変換装置１が備えるＰＩＯ
アクセス用のバッファ４段が、全てフル状態（満杯状
態）になる場合が生じる。仮に、この状態で、プロセッ
サ側から、さらに、ＰＩＯアクセスが起動されると、シ
ステムバスプロトコルでリトライ機能をサポートしてい
ないと、送出されてきたトランザクションを受け取れな
いため、システムバスアービタ１１２は、バッファに空
き領域が生じるまで、システムバス１７上のモジュール
（バスマスタ）に、バス使用権を与えないという制御動
作を行う。

【０１１７】ここで、ＰＩＯアクセス用バッファがフル
状態で、プロセッサからメモリアクセス要求が発生した
場合、当該プロセッサに対してバス権を与えられるよう
に、システムバスアービタを、以下に示す機能を有した
構成とする。

【０１１８】まず、信号線としては、バス使用権要求信
号（ＢＲＥＱ）、バス使用権許可信号（ＢＧＲＡＮＴ）
に加え、当該モジュールであるバスマスタがアクセスし
ようとしているアクセス先を示す情報であるアクセス先
情報を伝えるためのアクセス先コード信号を発行するよ
うに、バスマスタを構成しておく。

【０１１９】アクセス先コード信号は、そのアドレスに
よって、アクセス先（主記憶装置、ＩＯ空間、プロセッ
サ間通信等）を判定できるもので、システムバスに接続
されたインタフェース（２３、２４、２５、２６）が、
バスマスタであるプロセッサから出力されたアドレスを
デコードして出力するように構成しておいても良い。

【０１２０】なお、バスマスタとなりうる各モジュール
とシステムバスアービタの接続例は、図４に示した通り
である。一方、システムバスアービタ１１２は、バス変
換装置１からＰＩＯバッファがフル状態か否か、すなわ
ち、ＰＩＯアクセスの受付けが可能か否かの状態を通知
する制御信号を受け取る。かかる通知は、図３の１３０
に示す信号線を使用して行なわれる。なお、ＰＩＯバッ
ファがフル状態であるとき、ＰＩＯアクセスの受付けが
可能でない旨が、バッファ制御部１２９からシステムバ
スアービタ１１２に通知される。

【０１２１】本実施例では、システムバスアービタ１１
２をバス変換装置１に内蔵した構成としているが、シス
テムバスアービタ１１２を、バス変換装置１の外部に設
けた構成であってもかまわないことは、言うまでもな
い。

【０１２２】さて、システムアービタ１１２が行なう制
御方法は、以下の通りである。

【０１２３】図８のフローチャートを参照して、一連の
制御手順を示す。

【０１２４】以下の処理は、システムアービタ１１２が
行なう。

【０１２５】まず、バス使用権要求信号の有無を監視
し、バス使用権要求信号があるか否かをいなかを判定す
る（ステップ８５０、８５２）。

【０１２６】バス使用権要求信号がない場合には、ステ
ップ８５０に戻り、ウエイト状態を維持する。一方、バ
ス使用権要求信号がある場合には、ステップ８５４に進
み、バス変換装置１が備えるＰＩＯバッファが、ＰＩＯ
アクセスを規定する、アドレス、データ情報を受付け可
能か否か、即ち、フル状態であるか否かを、信号線１３
０上の信号を参照して調べる（ステップ８５４）。

【０１２７】仮に、ＰＩＯバッファが、アドレス、デー
タ情報を受付け可能な状態であればバス権要求信号を出
力しているモジュールのうちで、予め定めたアクセスの
優先順位が最も高いモジュールにバス使用権を与える
（ステップ８６０）。

【０１２８】一方、バス変換装置１が備えるＰＩＯバッ
ファが、アドレス、データ情報を受付けることが不可能
な状態であれば、各バスマスタからバス権要求信号とと
もにに出力される、アクセス先コード信号を参照して、
ＰＩＯアクセスが含まれるか否かを調べる（ステップ８
５６、８５８）。

【０１２９】そして、ＰＩＯアクセスが含まれていれ
ば、ＰＩＯアクセスを除いたアクセスの中で、予め定め
た優先順位の最も高いバスマスタ（図１に示すシステム
例では、主記憶装置に対するメモリアクセスを行なうバ
スマスタであって、優先順位が最も高いものとなる）に
バス使用権を与え（ステップ８５２）、一方、ＰＩＯア
クセスが含まれていなければ、バス権要求信号を出力し
ているモジュールのうちで、予め定めたアクセスの優先
順位が最も高いモジュールに、バス使用権を与える（ス
テップ８６０）。以上が、バスシステムアービタ１１２
が行なう制御動作である。

【０１３０】次に、本発明が奏する効果を、ＰＩＯアク
セスとメモリアクセスとが競合する場合を想定して説明
する。

【０１３１】図２に示すように、プロセッサＰ＃７
（９）からＩＯ３（１６）に対して行なうＰＩＯライト
アクセス（アクセス（Ａ））、プロセッサＰ＃５（７）
からＩＯ２（１５）に対して行なうＰＩＯライトアクセ
ス（アクセス（Ｂ））、プロセッサＰ＃３５（）からＩ
Ｏ１（１４）に対して行なうＰＩＯライトアクセス（ア
クセス（Ｃ））、さらに、プロセッサＰ＃１（３）から
主記憶装置１２に対して行なうライトアクセス（アクセ
ス（Ｄ））の順で、転送要求が生じて、バスの使用権の
要求が競合する場合について考える。

【０１３２】ここで、予め定めておく優先順位は、イン
タフェース２６が最も高く、インタフェース２５、イン
タフェース２４、インタフェース２３の順に低くなるも
のとする。このときの動作概要および本発明の効果を、
図６、図７を参照して説明する。

【０１３３】本実施例における、システムバス１７は、
図６に示すシステムクロック（ＣＬＫ）に同期して動作
するものとする。

【０１３４】インタフェース２６、インタフェース２
５、インタフェース２４、インタフェース２３が出力す
るバス使用権要求信号は、夫々、ＢＲＥＱ０（６０
２）、ＢＲＥＱ１（６０３）、ＢＲＥＱ２（６０４）、
ＢＲＥＱ３（６０５）であり、インタフェース２６、イ
ンタフェース２５、インタフェース２４、インタフェー
ス２３に対するバス使用権許可信号は、夫々、ＢＧＲＡ
ＮＴ０（６０６）、ＢＧＲＡＮＴ１（６０７）、ＢＧＲ
ＡＮＴ２（６０８）、ＢＧＲＡＮＴ３（６０９）であ
る。ＢＧＲＡＮＴ信号を与えられた、即ち、バス使用権
許可を与えられたモジュールは、その１クロック後か
ら、バスを使用することができる。また、バス使用権を
得たバスマスタは、バス使用権を放棄する１クロック前
に、バス使用権要求信号（ＢＲＥＱ）をネゲートする
（信号をハイレベルにする）ことで、システムバスアー
ビタが、転送の最終サイクルにおいて、ＢＧＲＡＮＴ信
号をネゲート（信号をハイレベルにする）することがで
きるような転送プロトコルが採用されている。

【０１３５】さて、サイクル番号（１）で、プロセッサ
Ｐ＃７、Ｐ＃５、Ｐ＃３からのＰＩＯアクセス起動を受
けたインタフェース２６、２５、２４が、バス使用権要
求信号をアサートする。これらのバス使用権要求信号を
受けとったシステムバスアービタは、予め定めた優先順
位に従って、まず、インタフェース２６に、バスの使用
権を与える。

【０１３６】バス使用権を与えられたインタフェース２
６が行なうアクセス動作、即ち、ＩＯアクセス（アクセ
ス（Ａ））が終了した後、次に優先順位の高いインタフ
ェース２５に、バスの使用権が与えられ、プロセッサＰ
＃５からの起動による、インタフェース２５のＰＩＯア
クセス動作（アクセス（Ｂ））が行われる。なお、この
時点で、バス変換装置１が備えるＰＩＯバッファがフル
状態になり、このフル状態が、サイクル番号（１１）の
直前のサイクルまで続くものとする。

【０１３７】ここで、従来のアービトレーション方法を
採用することを想定すると、バス変換装置１は、これ以
上、ＰＩＯアクセスを受け付けることができないため、
ＢＲＥＱ２およびＢＲＥＱ３がアサートされているにも
かかわらず、いずれのバスマスタにも、バス使用権を与
えないという制御を行う。このため、サイクル番号（１
１）まで、ＰＩＯアクセス（アクセス（Ｃ））、およ
び、メモリアクセス（アクセス（Ｄ））が待たされた状
態になってしまうる。このため、すべてのアクセス動作
が終了するのは、サイクル番号（１５）である。

【０１３８】これらの様子を、図６に示しているが、ア
クセス動作にかかる時間の短いメモリアクセスが、相当
な時間待たされる様子が分かる。

【０１３９】一方、本発明のアービトレーション方法を
採用すると、まず、システムバスアービタ１１２は、バ
ッファ制御部１２９から制御信号線１３０を介して与え
られるフル状態を示す信号の通知により、これ以上、Ｐ
ＩＯアクセスを受け取ることができないことを把握す
る。

【０１４０】次に、システムバスアービタは、各バスマ
スタからバス権要求信号とともに出力されるアクセス先
コード信号を参照し、アクセスの中に、ＰＩＯアクセス
が含まれるか否かを調べ、ＰＩＯアクセスが含まれてい
れば、ＰＩＯアクセスを除いたアクセスの中で、予め定
められた優先順位の最も高いバスマスタに、バス使用権
を与える。

【０１４１】即ち、インタフェース２３からのバス権要
求信号（ＢＲＥＱ３）がアサートされている、プロセッ
サＰ＃１からの主記憶装置１２に対するライトアクセス
（アクセス（Ｄ））を優先させて実行するようにバスの
制御を行う。本発明では、主記憶装置アクセス（メモリ
アクセス）が、ＩＯバスの性能により影響を受けて待た
されることを防止し、高速性が求められるメモリアクセ
ス、および、プロセッサ間通信等の実行時期を、従来よ
り早めることができる。

【０１４２】これらの様子を、図７に示したが、メモリ
アクセスＤが、ＰＩＯアクセス用バッファが満杯状態の
間に実行され、従来に比べてメモリアクセスが実行され
る時期が早くなっていることが分かる。

【０１４３】上述してきた実施例では、主記憶装置１２
が、メモリコントローラ１１を介してシステムバス１７
に接続された構成となっている場合について示したが、
図９に示すように、バス変換装置１と主記憶装置１２と
が直接接続されている場合、即ち、バス変換装置１内部
に、主記憶装置１２を制御するメモリコントローラ１１
を内蔵したような構成でも、システムバス１７に接続さ
れたモジュールが、バス使用権を要求する時点で、アク
セス先が、主記憶装置であるのかＩＯ装置であるのかを
システムバスアービタ１１２に伝えれば、システムバス
アービタ１１２が、主記憶装置アクセスを優先して行な
うようにすることができるため、今まで説明した実施例
と同様の効果を奏する。

【０１４４】また、システムバスのプロトコルが、リト
ライプロトコルを有している場合を考える。リトライプ
ロトコルとは、スレーブ側が転送を受付けられない場
合、所定時間後に、マスタ側が、再度、必要な情報を転
送しなおす動作を指す。すなわち、まず、スレーブ側が
マスタ側に対し、転送を受付けられない旨を信号線等を
介して通知する。この通知を受けたマスタ側は、バス権
を保持したまま、転送が受付けられるのを待つことはせ
ずに、通知を受けた時点で、一旦バス権を解放し、他の
バスマスタにバス権を譲る。そして、所定時間を経過
後、再度、バス使用権を獲得し直し、再度、必要なデー
タの転送をやり直すという方式である。

【０１４５】このリトライプロトコルを使用すれば、本
発明で解決しようとする問題点は、多少解決できる。つ
まり、ＰＩＯ用バッファが受付け不可能な状態におい
て、あるバスマスタが、ＰＩＯアクセスを行なった場合
でも、バス変換装置がリトライ要求を出すことによっ
て、他のバスマスタにバス使用権を移転することができ
るため、ＰＩＯ用バッファが受付け可能な状態になるま
で、他の転送を止めたまま、ＰＩＯアクセスを行なおう
としているバスマスタのアクセス動作が、待たされるこ
とはなくなる。しかしながら、例えば、リトライを行な
う間隔が、３サイクルであるとすると、ＰＩＯ用バッフ
ァが受付け可能状態になるまで、４サイクルに最低１回
は、転送に係らない無駄な転送サイクル（再度、リトラ
イ要求を受けるためのサイクル）が発生してしまい、バ
スの使用効率が低下するという問題は、避けられない。

【０１４６】そこで、本発明にかかる制御方式を採用す
ることによって、バス上に、デ−タ転送に直接係らない
無駄な転送サイクル（再度、リトライ要求を受けるため
のサイクル）が発生するのを防ぐことができ、さらに、
バス使用効率を向上させることができる。したがって、
システムバスがリトライプロトコルを有している場合で
あっても、本発明にかかると制御方式を採用することに
よって、バス使用効率を向上させることができる。

【０１４７】次に、本発明にかかる、システムバスアー
ビタの構成例について述べる。

【０１４８】前述したように、図１０はその一例であ
り、優先順位は、予め固定して定めておき、高い順か
ら、ＢＲＥＱ０、ＢＲＥＱ１、ＢＲＥＱ２、ＢＲＥＱ
３、ＢＲＥＱ４、ＢＲＥＱ５、ＢＲＥＱ６とする。これ
ら７０２から７０８のバス使用権要求信号（ＢＲＥＱ０
〜ＢＲＥＱ６）は、「１」の時、バス使用権の要求があ
ることを意味するものとする。

【０１４９】ここで、あるバスマスタが、バス権要求信
号を出力する場合、同時に、信号線７０９から７１５に
よって、バス権を獲得した後のアクセスが、メモリアク
セスであるのかＩＯアクセスであるのかをシステムバス
アービタ１１２に伝える。

【０１５０】信号線７０９から７１５は「１」の時、メ
モリアクセス、また、「０」の時、ＰＩＯアクセスであ
ることを意味するものとする。

【０１５１】また、その時、システムバスアービタ１１
２は、システムが備えるＩＯアクセス用バッファが、Ｉ
Ｏアクセスを受付け可能か否かを示す制御信号（１３
０）を監視している。制御信号１３０は、「１」の時、
アクセス受付け不可能状態、「０」の時、アクセス受付
け可能状態を示す。

【０１５２】これらの信号の状態により、ＡＮＤゲート
やＯＲゲートで構成された論理回路７２３から７２９を
使用して、以下のような制御を行なう。

【０１５３】まず、あるバスマスタのアクセス要求先が
メモリであった場合、そのバスマスタより、優先順位が
高いバスマスタからメモリアクセスの要求がなければ、
当該バスマスタにバス使用権を与える。

【０１５４】もし、メモリアクセスを行なったバスマス
タより、優先順位が高いバスマスタからのアクセスがＩ
Ｏアクセスのみである場合、ＩＯアクセス用バッファが
フル状態で、アクセス受付け不可能状態である場合の
み、前記メモリアクセスを行なうバスマスタにバス使用
権を与えるという制御を行なう。

【０１５５】以下、図１０に示す回路の動作を具体的に
説明する。なお、説明の都合上、本回路では、ＢＲＥ
Ｑ、ＢＧＲＡＮＴ信号は「１」のとき、アサート（真で
ある）として説明する。この点図６、７に示すアクティ
ブローとは、異なるように表現するので注意されたい。

【０１５６】また、理解の容易化のため、ＢＲＥＱ３が
アサートされメモリアクセス要求が発生している場合を
想定する。このとき、ＢＲＥＱ３（７０５）は「１」、
Ｍ／Ｉ３（７１２）も「１」である。

【０１５７】したがって、ＡＮＤ・ＯＲゲート７２６の
上側のＡＮＤゲ−ト（入力信号が正論理）の出力「１」
が、後段のＯＲゲートを通って、ＡＮＤゲ−ト７３２に
伝えられる。ここで、自モジュールより優先度の高いモ
ジュ−ルからのバス使用権要求（ＢＲＥＱ０、ＢＲＥＱ
１、ＢＲＥＱ２）がなければ、ＡＮＤゲート７３２、Ａ
ＮＤゲ−ト７３９を介して、タイミング制御部７０１で
規定されるタイミングに従って、バス権許可信号が出力
される（ＢＧＲＡＮＴ３が「１」となる）。もし、自モ
ジュールより優先度の高いモジュールからのバス使用権
要求（ＢＲＥＱ０、ＢＲＥＱ１、ＢＲＥＱ２）が発生し
ていると、ＡＮＤ・ＯＲゲート７２３、７２４、７２５
の出力のいずれかが「１」となり、ＡＮＤゲート７３２
に、論理値が反転して入力されるため、ＡＮＤ・ＯＲゲ
ート７２６の出力がマスクされ、バス使用権許可信号が
出力されないことになる（ＢＧＲＡＮＴ３は「０」のま
ま）。

【０１５８】ただし、自モジュールより優先度の高いモ
ジュールからのバス使用権要求信号がＰＩＯアクセスで
あって、かつ、ＰＩＯアクセス用バッファがアクセス受
付け不可能な状態のときには、ＡＮＤ・ＯＲゲート７２
３、７２４、７２５の下側のＡＮＤゲートの出力が
「０」、すなわち、７２３、７２４、７２５の出力が
「０」となるため、ＡＮＤゲート７３２において、マス
クが行なわれないため、ＢＲＥＱ３のメモリアクセスが
優先される。

【０１５９】一方、ＢＲＥＱ３によるＰＩＯアクセスの
要求が発生している場合を考える。

【０１６０】このとき、ＢＲＥＱ３（７０５）は
「１」、Ｍ／Ｉ３（７１２）は「０」である。したがっ
て、制御信号１３０が「０」のときには、ＡＮＤ・ＯＲ
ゲート７２６の下側のＡＮＤゲート（入力信号７１２、
１３０が負論理）の出力「１」が、後段のＯＲゲートを
介して、ＡＮＤゲート７３２に伝えられる。ここで、自
モジュールより優先度の高いモジュールからのバス使用
権要求（ＢＲＥＱ０、ＢＲＥＱ１、ＢＲＥＱ２）がなけ
れば、ＡＮＤゲート７３２、ＡＮＤゲート７３９を介し
て、タイミング制御部７０１で規定されるタイミングに
従って、バス使用権許可信号が出力される（ＢＧＲＡＮ
Ｔ３が「１」となる）。もし、制御信号１３０が「１」
のとき、すなわち、ＰＩＯアクセス用バッファが、アク
セス受付け不可能状態であるときには、ＡＮＤ・ＯＲゲ
−ト７２６の下側のＡＮＤゲ−ト（入力信号７１２、１
３０が負論理）の出力が「０」となるため、バス使用権
許可信号は、出力されない。さらに、自モジュールより
優先度の低いモジュールから、メモリアクセスのバス使
用権要求（ＢＲＥＱ４、ＢＲＥＱ５、ＢＲＥＱ６）が発
生している場合、それらをマスクする信号（ＡＮＤゲー
ト７３３、７３４、７３５に反転入力されるＡＮＤ・Ｏ
Ｒゲート７２６の出力）も「０」となるため、優先順位
の低いモジュールからの、メモリアクセスを優先するこ
とができることになる。

【０１６１】図１１に、本実施例による調停動作の態様
を一覧表示する。

【０１６２】ここで、横軸は、あるバスマスタ（自モジ
ュール）のバス使用権要求の種類、即ち、アクセス先を
示す。具体的には、アクセス先がメモリ（主記憶装置）
である「メモリアクセス」と、アクセス先がＩＯ装置で
ある「ＩＯアクセス」とを示している。

【０１６３】縦軸は、その時の、他モジュールからのバ
ス使用権要求の各種態様を示したものである。まず、他
モジュールの優先順位が自モジュールの優先順位より高
い場合と、逆に低い場合とに大別している。さらに、各
場合において、他モジュールのアクセス態様に応じて、
「メモリアクセス要求」、「ＩＯアクセス要求」、およ
び、「メモリアクセス要求およびＩＯアクセス要求」に
分類している。また、さらに、バッファの状態での分類
も行なっている。「バッファフル」は、システＩＯアク
セス用バッファがフル状態で、アクセス受付けが不可能
な状態であり、「バッファＯＫ」は、ＩＯアクセス用バ
ッファが空き状態で、ＰＩＯアクセス受付けが可能な状
態を示す。

【０１６４】また、図中の「〇印」は、バス使用権が付
与されること、「×印」は、バス使用権が与えられず
に、アクセス動作が待たされる（即ち、バス使用権は、
他モジュールに与えられる）ことを示す。

【０１６５】具体例として、例えば、前述のＢＲＥＱ３
からメモリアクセスの要求が来ている場合を考える。こ
こで、自モジュールは、ＢＲＥＱ３を出力しているモジ
ュールである。例えば、優先順位がより高い「ＢＲＥＱ
０」から「メモリアクセス要求」がある場合、ＰＩＯア
クセス用バッファの受付け状態の可否によらず、ＢＲＥ
Ｑ０に対して、バス使用権を与えることになり、このこ
とを、左側の１段目および２段目の「×印」で表現して
いる。また、より優先順位が高い、「ＢＲＥＱ０」から
の「ＩＯアクセス要求」が競合しており、かつ、ＰＩＯ
アクセス用バッファが受付け可能なとき（バッファＯ
Ｋ）、ＢＲＥＱ０に対してバス使用権が与えられること
が、左側の４段目の「×印」で表現されており、ＰＩＯ
アクセス用バッファが受付け不可能なとき（バッファフ
ル）、ＢＲＥＱ３に対してバス使用権が与えられること
を、左側の３段目の「〇印」で表現してある。

【０１６６】図１０に示す回路構成は、システムバスア
ービタ実現の一例にすぎず、本発明にかかるシステムバ
スアービタを実現するために必要な構成要素を示すと、
図１２のようになる。

【０１６７】図１２において、８０１は、バス使用権要
求信号８０４、アクセス先情報信号８０５を受付けるリ
クエスト制御部であり、８０２は、予め定めた優先順
位、ＩＯアクセス用バッファの格納情報（１３０）等を
参照して、いずれのバスマスタにバス使用権を与えるか
を判定するプライオリティ制御部、８０３は、バス使用
権を与えるための動作を制御し、いずれかのバスマスタ
にバス使用権許可信号８０６を与えるグラント信号制御
部である。なお、８０７は、リクエスト受付制御部８０
１とプライオリティ制御部８０２との間で伝送される制
御信号、８０８は、プライオリティ制御部８０２とグラ
ント信号制御部８０３との間で、伝送される制御信号で
ある。

【０１６８】また、バス使用権要求信号８０４は、図４
における２０５、２０８、２１１、図１０における７０
２から７０８に対応し、また、バス使用権許可信号８０
６は、図４における２０６、２０９、２１２、図１０に
おける７１６から７２２に対応する。さらに、アクセス
先情報信号８０５は、図４における２０７、２１０、２
１３、図１０における７０９から７１５に、対応する。
ＰＩＯアクセス用バッファの空き状態を伝える制御信号
１３０は、図３、図１０および図１２において共通であ
る。

【０１６９】従来のシステムバスアービタは、バス権要
求信号８０４を受け付けるリクエスト制御部８０１と、
いずれかのバスマスタにバス権許可信号８０６を与える
グラント信号制御部８０３とを有して構成されていた。

【０１７０】これに対して、本発明の特徴は、リクエス
ト制御部８０１に、アクセス先情報信号８０５を入力す
る構成とし、さらに、プライオリティ制御部８０２に、
システムが備えるＩＯアクセス用バッファの空き状態
（アクセス受付け可能状態か否かを示す情報）を伝える
制御信号１３０を入力する構成とし、プライオリティ制
御部８０２は、バス権要求信号８０４、アクセス先情報
信号８０５、制御信号１３０、予め定めた優先順位等の
情報を参照して、バス使用権を与えるバスマスタを決定
する機能を有する。

【０１７１】即ち、プライオリティ制御部８０２が行な
う制御動作は、アクセス先情報信号８０５およびシステ
ムのＩＯアクセス用バッファの空き状態（アクセス受付
け可能状態か否か）を伝える制御信号１３０をも考慮し
て、バス使用権を与えるバスマスタを決定する。

【０１７２】以上のように、本発明によれば、高速なシ
ステムバスと、システムバスよりも低速なＩＯバスとを
バスアダプタを介して接続したシステムにおいて、低速
で動作するＩＯバスの性能が、主記憶アクセスやプロセ
ッサ間通信に影響してアクセス速度が低下するのを防止
することができる。

【０１７３】さらに、リトライプロトコルをサポートし
ている場合、バス上に発生するリトライ転送情報を低減
することができるため、バスの使用効率が向上する。

【０１７４】

【発明の効果】以上述べてきたように、本発明によれ
ば、バス上の高速な情報転送を優先的に実行することで
可能となるので、高速な情報転送が、より低速な情報転
送により、阻止されることを防止しできる。

【０１７５】特に、システムバスと、システムバスより
も低速なＩ／Ｏバスを接続したシステムにおいて、シス
テムバスによる、記憶装置アクセスやプロセッサ間通信
に、Ｉ／Ｏバスを使用した情報転送が影響することがな
くなり、バスの使用効率が低下することを防止できる。

【０１７６】また、さらに、リトライプロトコルをサポ
ートしている場合、バス上に発生するリトライ転送情報
を低減することができるため、バスの使用効率が向上す
る。

【図面の簡単な説明】

【図１】本発明にかかる実施例の構成を示す構成図であ
る。

【図２】本システムでのデータの流れの一例を説明する
ための説明図である。

【図３】システムバスおよびＩＯバスの間で、プロトコ
ル変換を行う機能を有するバス変換装置の構成図であ
る。

【図４】本発明における、バス制御方法の原理を説明す
るための説明図である。

【図５】システムバスにおける、各種データのタイミン
グチャートを示す説明図である。

【図６】従来のバス制御方法による、バスにおける各種
データのタイミングチャートを示す説明図である。

【図７】本のバス制御方法による、バスにおける各種デ
ータのタイミングチャートを示す説明図である。

【図８】システムバスアービタが行なう処理手順を示す
フローチャートである。

【図９】本発明にかかる実施例の他の構成例を示す構成
図である。

【図１０】システムバスアービタの構成例を示す回路図
である。

【図１１】本発明による、システムバスアービタリクエ
ストが競合した場合のバス権許可の可否を示す説明図で
ある。

【図１２】本発明にかかる実施例におけるシステムバス
アービタの構成を示すブロック図である。

【符号の説明】 １…バス変換装置、２…プロセッサ、３…プロセッサ、
４…プロセッサ、５…プロセッサ、６…プロセッサ、７
…プロセッサ、８…プロセッサ、９…プロセッサ、１０
…プロセッサ、１１…メモリコントローラ、１２…主記
憶装置、１３…入出力装置、１４…入出力装置、１５…
入出力装置、１６…入出力装置、１７…システムバス、
１８…ＩＯバス、１９…プロセッサバス、２０…プロセ
ッサバス、２１…プロセッサバス、２２…プロセッサバ
ス、２３…インタフェース、２４…インタフェース、２
５…インタフェース、２６…インタフェース、８０１…
リクエスト制御部、８０２…プライオリティ制御部、８
０３…グラント信号制御部、８０４…バス権要求信号、
８０５…アクセス先情報信号、８０６…バス権許可信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 関 行宏 神奈川県川崎市麻生区王禅寺1099番地 株式会社日立製作所 システム開発研究 所内 (72)発明者 服部 隆一 神奈川県川崎市麻生区王禅寺1099番地 株式会社日立製作所 システム開発研究 所内 (72)発明者 梅村 雅也 神奈川県川崎市麻生区王禅寺1099番地 株式会社日立製作所 システム開発研究 所内 (72)発明者 足立 茂美 愛知県尾張旭市晴丘町池上１番地 株式 会社日立製作所 オフィスシステム事業 部内 (72)発明者 中井 幸一 愛知県尾張旭市晴丘町池上１番地 株式 会社日立製作所 オフィスシステム事業 部内 (72)発明者 森山 隆志 愛知県尾張旭市晴丘町池上１番地 株式 会社日立製作所 オフィスシステム事業 部内 (56)参考文献 特開 平１−129339（ＪＰ，Ａ) 特開 平６−149730（ＪＰ，Ａ) 特開 平９−223104（ＪＰ，Ａ) 特開 昭63−46559（ＪＰ，Ａ) 特開 昭60−84655（ＪＰ，Ａ) 特開 平５−2557（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/362 510 G06F 13/362 520 G06F 13/36 310 G06F 13/36 320

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】第１のバスに接続される複数のモジュール
   と、該モジュールのうちバスマスタとなるものがアクセ
   ス動作をする際に調停を行なうバスアービタと、前記第
   １のバス以外のバスに接続される他のモジュールと、前
   記第１のバスに接続される複数のモジュールのうちバス
   マスタとなるものと前記第１のバス以外のバスに接続さ
   れる他のモジュールとの間のアクセスデータを所定量格
   納可能な格納手段とを備え、 各バスマスタは、アクセス動作をする際、アクセス先情
   報を出力する機能を有し、 アクセスは、当該アクセス先情報に基づき、アクセス先
   が前記第１のバスに接続された機器に対するアクセス
   と、前記第１のバス以外のバスに接続された機器に対す
   るアクセスとに分類され、 前記バスアービタは、いずれかのバスマスタがアクセス
   動作を行なう際に、バス使用権要求を発したと判断し、 前記格納手段のアクセスデータ格納状態を参照して、該
   格納手段に空きがない場合には、前記アクセス先情報を
   参照し、前記第１のバスに接続されたモジュールに対す
   るアクセスを要求しているバスマスタにバス使用権を与
   えることを特徴とする情報処理システム。
2. 【請求項２】第１のバスと、該バスと異なる通信プロト
   コルで動作する第２のバスと、第１および第２のバスに
   接続される複数のモジュールと、両バス間で、情報のプ
   ロトコル変換を少なくとも行なうバス変換手段と、バス
   マスタから発せられたバス使用権要求を調停するバスア
   ービタと、該バスマスタのアクセス先が所定のモジュー
   ルに対するものである場合、当該アクセスに対応するア
   ドレス、および、所定のアクセス先に対するアクセスデ
   ータを所定量まで格納可能な格納手段とを備え、 前記第１のバスに接続された複数のモジュールのうち、
   少なくとも２以上のものは、前記第１のバスに接続され
   るモジュールか前記第２のバスに接続されるモジュール
   かを示すアクセス先情報を出力する機能を有するバスマ
   スタとし、 前記バスアービタは、いずれかのバスマスタがアクセス
   動作を行なう際に、バス使用権要求を発したと判断した
   場合、 前記アクセス先情報および前記格納手段のデータ格納状
   態を参照して、当該バスマスタにバス使用権を与えるか
   否かを決定する情報処理システム。
3. 【請求項３】請求項２において、 前記バスアービタは、前記格納手段の格納領域が満杯に
   なった場合、 バス使用権要求を発したバスマスタが出力するアクセス
   先情報を参照して、 アクセス先が、前記格納手段がデータ格納動作する、前
   記所定のモジュールでないと判断した時、バス使用権要
   求を発した最も優先順位の高いバスマスタに、バス使用
   権を与え、一方、 アクセス先が、前記格納手段がデータ格納動作する、前
   記所定のモジュールであると判断した時、当該アクセス
   情報を出力したバスマスタを除いて、バス使用権要求を
   発した最も優先順位の高いバスマスタに、バス使用権を
   与える情報処理システム。
4. 【請求項４】請求項２において、 前記第１のバスに接続されるモジュールは、 １以上のプロセッサ、および、２以上のプロセッサに対
   するプロセッサ用インタフェース、および、記憶装置に
   接続されたメモリインタフェースを、少なくとも含み、
   バスマスタとなるモジュールは、バス使用権付与のため
   の優先順位を有し、 前記第２のバスに接続されるモジュールは、１以上の入
   出力（Ｉ／Ｏ）手段であり、また、 前記格納手段は、バスマスタのアクセス先が、いずれか
   の入出力（Ｉ／Ｏ）手段に対するものである場合、当該
   各バス権要求信号に対応するアクセス先情報、および、
   所定のアクセス先に対するアクセスデータを所定量まで
   格納可能とし、 前記バスアービタは、前記格納手段の格納領域が満杯に
   なった場合であって、 プロセッサおよびプロセッサ用インタフェースが、バス
   マスタとしてバス使用権要求を発した時、バスマスタが
   出力するアクセス先情報を参照し、 アクセス先が、いずれの入出力（Ｉ／Ｏ）手段でもない
   場合には、最も優先順位の高いバスマスタに、バス使用
   権を与え、一方、 アクセス先が、いずれかの入出力（Ｉ／Ｏ）手段である
   場合には、前記メモリインタフェースにアクセス動作す
   るバスマスタのうち、最も優先順位の高いバスマスタ
   に、バス使用権を与える情報処理システム。
5. 【請求項５】請求項２、３および４のいずれかにおい
   て、前記バスアービタと、前記バス変換手段とを、同一
   チップ上に内蔵したことを特徴とする情報処理システ
   ム。
6. 【請求項６】請求項４において、 前記各プロセッサは、 自プロセッサがバスマスタとなった時、他のいずれかの
   プロセッサをバススレーブとするため、アクセス先情報
   をバススレーブ側のプロセッサとして出力する機能を有
   する、ことを特徴とする情報処理システム。
7. 【請求項７】バスの使用権を調停するバスアービタであ
   って、 与えられた、複数のバス権要求信号、各バス権要求信号
   に対応し、アクセス先が第１のバスに接続された機器に
   対するアクセスか前記第１のバス以外のバスに接続され
   た機器に対するアクセスかを示すアクセス先情報、およ
   び、所定のアクセス先に対するアクセスデータを格納す
   る領域が満杯である信号を受け付ける信号入力手段と、
   所定のアクセス先に対するアクセスデータを格納する領
   域が満杯であることを受け付けた場合に、前記アクセス
   先情報を参照して、前記バス権要求信号を与えたものの
   内のいずれかであって、前記第１のバスに接続された機
   器に、バス使用権を与える処理を行なう処理手段とを有
   するバスアービタ。
8. 【請求項８】複数のバスマスタが、第１のバスおよび第
   ２のバスのうち少なくともいずれかのバスを介してバス
   スレーブをアクセスする際のバスの使用権を調停する方
   法であって、 第１のバスに接続される、１以上のプロセッサ、およ
   び、２以上のプロセッサに対するプロセッサ用インタフ
   ェース、および、記憶装置に接続されたメモリインタフ
   ェースのうち、バスマスタとなる、プロセッサおよびプ
   ロセッサ用インタフェースに、バス使用権付与のための
   優先順位を付与しておき、 バスマスタが、第２のバスに接続されるモジュールであ
   る１以上の入出力（Ｉ／Ｏ）手段、または、前記メモリ
   インタフェースのいずれかをアクセスすることを想定
   し、アクセスの際にはアクセス先が第１のバスの接続さ
   れているプロセッサであるか前記第２のバスに接続され
   た入出力手段であるかを示すアクセス先情報を出力し、 アクセス先が入出力（Ｉ／Ｏ）手段である場合当該各バ
   ス権要求信号に対応するアクセス先情報、および、所定
   のアクセス先に対するアクセスデータを所定量まで格納
   する格納手段の、格納状態を参照して、該格納手段の格
   納領域が満杯になった際には、バスマスタが出力するア
   クセス先情報を参照し、 アクセス先が、いずれの入出力（Ｉ／Ｏ）手段に対する
   ものでもない場合には、最も優先順位の高いバスマスタ
   にバス使用権を与え、一方、 アクセス先が、いずれかの入出力（Ｉ／Ｏ）手段に対す
   るものでもある場合には、前記メモリインタフェースに
   アクセス動作するバスマスタのうち、最も優先順位の高
   いバスマスタにバス使用権を与えるバス制御方法。
9. 【請求項９】第１のモジュールと第１のバスを介して、
   第２のモジュールと第２のバスを介して接続されるバス
   変換装置であって、 前記モジュールのバスの使用を調停するバスアービタ
   と、 データ格納部とを有し、 前記バスアービタは、 与えられた、複数のバス権要求信号、各バス権要求信号
   に対応するアクセス先情報、および、第１のバスに接続
   される所定のアクセス先に対するアクセスデータを格納
   する領域が満杯である信号を受け付ける信号入力手段と
   を有し、 前記所定のアクセス先に対するアクセスデータを格納す
   る領域が満杯である信号を受け付けた場合には、前記ア
   クセス先情報を参照し、前記第１のバスに接続されたモ
   ジュールに対するアクセスを要求しているバスマスタに
   バス使用権を与えることを特徴とするバス変換装置。
10. 【請求項１０】第１のモジュールと、 第１のバスと、 第２のモジュールと、 第２のバスと、 前記第１のモジュールと前記第１のバスを介して接続さ
    れ、前記第２のモジュールと前記第２のバスを介して接
    続されるバス変換装置とを有し、 前記バス変換装置は、モジュールのバスの使用を調停す
    るバスアービタ、 及び、データ格納部を有し、 前記バスアービタは、 与えられた、複数のバス権要求信号、各バス権要求信号
    に対応するアクセス先情報、および、第１のバスに接続
    される所定のアクセス先に対するアクセスデータを格納
    する領域が満杯である信号を受け付ける信号入力手段と
    を有し、 前記所定のアクセス先に対するアクセスデータを格納す
    る領域が満杯である信号を受け付けた場合には、前記ア
    クセス先情報を参照し、前記第１のバスに接続されたモ
    ジュールに対するアクセスを要求しているバスマスタに
    バス使用権を与えることを特徴とする情報処理システ
    ム。
11. 【請求項１１】第１のバスに接続された複数の第１のモ
    ジュール群と第２のモジュールと、 第２のバスに接続された第３のモジュールと、 前記第１のバスと前記第２のバスとに接続され、前記モ
    ジュールのバスの使用を調停するバスアービタ、及び、
    データ格納部とを有するバス変換装置を有する情報処理
    システムであって、 前記バスアービタは、 前記第１のモジュール群のうちのいずれかひとつが前記
    第３のモジュールにアクセスするための第１のバス権要
    求信号、前記第１のモジュール群のうちのいずれかひと
    つが前記第３のモジュールにアクセスするための第２の
    バス権要求信号、前記第１のモジュール群のうちのいず
    れかひとつが前記第２のモジュールにアクセスするため
    の第３のバス権要求信号、各バス権要求信号に対応し、
    アクセス先がいずれのバスの接続されるモジュールであ
    るかを示すアクセス先情報、および、第２のバスに接続
    される所定のアクセス先に対するアクセスデータを格納
    する領域が満杯である信号を受け付ける信号入力手段と
    を有し、 前記第１のバス権要求信号、前記第２のバス権要求信
    号、前記第３のバス権要求信号の順にバス権要求信号を
    受信した場合であって、前記第２のバス権要求信号を受
    信した際に前記アクセスデータを格納する領域が満杯で
    ある信号を受け付けた場合には、前記アクセス先情報を
    参照し、前記第２のバス権要求信号と前記第３のバス権
    要求信号の順を入れ替え、前記第３のバス権要求信号を
    送信しているバスマスタにバス使用権を与えることを特
    徴とする情報処理システム。
12. 【請求項１２】第１のバスに接続された複数の第１のモ
    ジュール群と第２のモジュールと、第２のバスに接続さ
    れた第３のモジュールと、前記第１のバスと前記第２の
    バスとに接続され、前記モジュールのバスの使用を調停
    するバスアービタ、及び、データ格納部とを有するバス
    変換装置を有する情報処理システムにおけるバス制御方
    法であって、 前記バスアービタは、前記第１のモジュール群のうちの
    いずれかひとつが前記第３のモジュールにアクセスする
    ための第１のバス権要求信号、前記第１のモジュール群
    のうちのいずれかひとつが前記第３のモジュールにアク
    セスするための第２のバス権要求信号、前記第１のモジ
    ュール群のうちのいずれかひとつが前記第２のモジュー
    ルにアクセスするための第３のバス権要求信号と、各バ
    ス権要求信号に対応し、アクセス先がいずれのバスの接
    続されるモジュールであるかを示すアクセス先情報とを
    受信し、 第２のバスに接続される所定のアクセス先に対するアク
    セスデータを格納する領域が満杯である信号を受信し、 前記第１のバス権要求信号、前記第２のバス権要求信
    号、前記第３のバス権要求信号の順にバス権要求信号を
    受信した場合であって、前記第２のバス権要求信号を受
    信した際に前記アクセスデータを格納する領域が満杯で
    ある信号を受け付けた場合には、前記アクセス先情報を
    参照し、前記第２のバス権要求信号と前記第３のバス権
    要求信号の順を入れ替え、前記第３のバス権要求信号を
    送信しているバスマスタにバス使用権を与えることを特
    徴とするバス制御方法。