KR101089324B1 - 복수의 마스터들을 포함하는 서브 시스템을 개방형 코어프로토콜을 기반으로 하는 버스에 연결하기 위한 버스시스템 - Google Patents

복수의 마스터들을 포함하는 서브 시스템을 개방형 코어프로토콜을 기반으로 하는 버스에 연결하기 위한 버스시스템 Download PDF

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Abstract

본 발명은 시스템 온 칩(SOC: System On Chip)의 버스 시스템에 관한 것으로, 특히 복수의 마스터(Master)들을 개방형 코어 프로토콜(OCP: Open Core Protocol)을 기반으로 하는 온 칩 버스 시스템(On-Chip Bus System)에 효과적으로 적용하기 위한 버스 인터페이스(Interface)에 관한 것이다.
개방형 코어 프로토콜을 기반으로 하는 본 발명의 버스 시스템은 개방형 코어 프로토콜 기반의 버스와 복수의 마스터들 및 복수의 마스터들과 연결되어 마스터들의 버스에 대한 점유를 중재(Arbitration)하고, 선택된 마스터를 버스에 연결하는 버스 중재장치를 포함한다. 그리고, 본 발명에서 마스터들은 독출 동작(Read Operation)시 버스 중재장치를 통해 독출 명령(Read Command)을 버스로 전송하고, 버스 중재장치는 독출 명령을 전송한 마스터에 대한 독출 정보를 순차적으로 저장한다.
Figure R1020040011427
OCP, AMBA-AHB, 버스 시스템, 버스 중재기, ARBITRATION, 프로토콜 변환

Description

복수의 마스터들을 포함하는 서브 시스템을 개방형 코어 프로토콜을 기반으로 하는 버스에 연결하기 위한 버스 시스템{BUS SYSTEM FOR CONNECT SUB-SYSTEM INCLUDED PLURAL MASTERS TO BUS BASED ON OPEN CORE PROTOCOL }
도 1은 종래 ARM(Advanced RISC Machine) 사의 암바(AMBA: Advanced Microcontroller Bus Architecture) 프로토콜 스펙 2.0에 게재된 AHB(Advanced High-performance Bus) 버스 시스템의 블록도이다.
도 2는 개방형 코어 프로토콜(OCP: Open Core Protocol)을 기반으로 하는 종래 소닉사(SONICs. Inc)의 실리콘 백플랜 마이크로-네트워크(Silicon Backplane Micronetwork)의 블록도이다.
도 3은 도 2에 보인 실리콘 백플랜 마이크로-네트워크에서 복수의 마스터들을 하나의 에이전트를 통해 개방형 코어 프로토콜 기반의 실리콘 백플랜 버스에 연결하는 버스 시스템의 블록도이다.
도 4는 본 발명에서 복수의 마스터들을 개방형 코어 프로토콜 기반의 버스에 효율적으로 접속시키기 위한 버스 시스템의 실시예를 보여주는 블록도이다.
도 5는 도 4에 보인 본 발명의 버스 시스템에서 복수의 마스터에 의한 데이터의 읽기와 쓰기 동작과정을 보여주는 타이밍도이다.
도 6은 도 5와 같은 동작과정에서 각 타이밍별로 도 4의 선입선출 메모리에 저장되는 데이터의 변화를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명
410 : 버스 중재장치 412 : 제 1 유한 상태 머신
414 : 제 2 유한 상태 머신 416 : 선입선출 메모리
420 : 먹스 회로 422 : 디먹스 회로
424 : 프로토콜 변환기
본 발명은 시스템 온 칩(SOC: System On Chip)의 버스 시스템에 관한 것으로, 특히 복수의 마스터(Master)들을 개방형 코어 프로토콜(OCP: Open Core Protocol)을 기반으로 하는 온 칩 버스 시스템(On-Chip Bus System)에 효과적으로 적용하기 위한 버스 인터페이스(Interface)에 관한 것이다.
최근 서로 다른 기능을 하는 수많은 복수의 칩(Chip)들을 하나의 칩상에 집적하는 시스템 온 칩의 사용이 보편화되고 있다. 그리고, 시스템 온 칩의 설계에 있어서, 급변하는 시장의 요구에 대응하기 위해 개발에 소요되는 시간을 줄이는 것은 필수적이다. 이를 위해 기존에 설계되어 사용되고 있는 칩 블록 즉, 아이피 코어(IP Core: Intellectual Property Core)의 재활용이 점차 확대되고 있다. 이러한 아이피 코어의 재활용은 제품 개발에 소요되는 시간을 단축시킬 뿐만 아니라, 새로이 개발된 시스템 온 칩의 신뢰성을 향상시키는 데에도 효과적이다.
한편, 시스템 온 칩의 효과적인 설계를 위해서는 하나의 칩상에 집적된 복수의 아이피 코어들간의 상호 통신을 위한 버스 시스템의 선택이 무엇보다 중요하다. 현재 사용되고 있는 가장 대표적인 버스 시스템은 ARM(Advanced RISC Machine)사의 암바(AMBA: Advanced Microcontroller Bus Architecture) 프로토콜을 기반으로 하는 AHB(Advanced High-performance Bus) 버스 시스템이며, 최근 들어서는 아이피 코어들의 재활용에 보다 적합한 개방형 코어 프로토콜을 기반으로 하는 소닉사(SONICs Inc.)의 실리콘 백플랜 마이크로 네트워크(Silicon Backplane μNetwork)의 사용이 점차 증가되는 추세에 있다. 따라서, 종래의 암바 프로토콜을 기반으로 설계된 아이피 코어들을 개방형 코어 프로토콜 기반의 버스 시스템에 적용하기 위한 방법 및 장치가 필요하다.
도 1은 종래 ARM 사의 암바 프로토콜 스펙 2.0에 게재된 AHB 버스 시스템의 블록도이다. 도 1에 보인 것처럼, AHB 버스 시스템은 복수의 마스터(100, 102, 104)들과 슬레이브(120, 122, 124, 126)들, 중재기(110) 그리고, 디코더(118, Decoder) 및 먹스회로들(112, 114, 118)을 포함한다.
AHB 버스 시스템에서 기본적으로 마스터들(100, 102, 104)은 슬레이브에 데이터를 기입(Read)하거나 독출(Write)하기 위해 중재기(110)에 먼저 버스 점유를 요청(Bus Request)한다. 중재기(110)는 마스터들(100, 102, 104)의 버스 점유 요청에 대해 현재 버스를 사용하고 있는 마스터의 존재 유무와 사전에 정의된 마스터들(100, 102, 104)의 우선권(Priority)을 고려하여 특정한 하나의 마스터에만 버스 점유를 허용(Bus Grant)한다. 버스 점유를 허용 받은 마스터는 버스 마스 터가 되어 해당 슬레이브에 데이터를 기입하거나 독출한다. 그리고, 한번 버스 마스터가된 마스터는 데이터의 기입 또는 독출동작이 완전히 종료될 때까지 버스를 점유하고, 다른 마스터들은 현재 버스 마스터에 의한 데이터의 기입 또는 독출동작이 종료될 때까지 대기상태로 있어야만 한다.
한편, 개방형 코어 프로토콜을 기반으로 하는 버스 시스템은 AHB 버스 시스템과는 달리 마스터의 동작 유형(기입 또는 독출)에 따라 데이터의 처리 방법이 다르다. 즉, AHB 버스 시스템은 마스터의 동작 유형에 관계없이 데이터의 처리가 완료될 때까지 마스터가 버스를 점유한다. 그러나, 개방형 코어 프로토콜을 기반으로 하는 버스 시스템에서는 기입 동작 시에는 AHB 버스 시스템과 마찬가지로 데이터의 처리가 완료될 때까지 마스터가 버스를 점유한다. 그러나, 독출 동작 시에는 먼저 데이터의 독출 명령만을 전송하고 마스터는 버스의 점유권을 다른 마스터로 넘긴다. 그리고, 해당 슬레이브로부터 데이터가 전송되어 오면 에이전트(Agent)를 통해 전송되어진 데이터를 수신한다. 이와 같이 개방형 코어 프로토콜에서는 마스터의 독출 동작에 대해 마스터의 명령어 전송 페이저(Command Phase)와 응답 페이저(Response Phase)를 분리함으로써 전체 버스의 사용 효율(Bus Bandwidth)을 높이는 장점이 있다.
도 2는 개방형 코어 프로토콜을 기반으로 하는 종래의 실리콘 백플랜 마이크로-네트워크의 블록도이다. 도 2에서 각 마스터들(202, 204, 206)은 AHB 버스 시스템에 적합한 암바 프로토콜을 기반으로 설계되었다고 가정하자. 각각의 마스터들(202, 204, 206)은 개방형 코어 프로토콜로의 변환을 위해 각각 프로토콜 변환기(208, 210, 212)와 연결되고, 각 프로토콜 변환기들(208, 210, 212)은 실리콘 백플랜 마이크로 네트워크의 에이전트들(214, 216, 218)을 통해 실리콘 백플랜 버스(SB, 200)에 연결된다. 각 에이전트들(214, 216, 218)은 실리콘 백플랜 버스(200)를 통해 상호 연결되어 마스터들 간의 데이터 송수신을 수행한다. 또한, 에이전트들(214, 216, 218)은 해당 마스터의 독출 동작시 마스터로부터의 독출 명령을 슬레이브로 전송하고, 이후 슬레이브로부터 데이터가 전송되어 오면 이를 마스터에 전달하는 역할을 수행한다. 도 2와 같은 버스 시스템의 경우, 모든 마스터들이 에이전트를 통해 하나의 실리콘 백플랜 버스(200)에 일대일로 연결되므로 연결되는 마스터의 수에 따라 전체 버스의 속도(Clock Frequency)가 제한된다. 일반적으로 시스템 온 칩은 수 십개의 마스터들과 슬레이브들로 구성된다. 따라서, 모든 아이피 코어들(마스터들과 슬레이브들)을 도 2와 같이 모두 일대일로 버스에 연결한다면, 전체 버스 시스템의 동작속도를 높이는데 장애가 된다. 또한, 많은 수의 에이전트들로 인해 전체 버스 사이즈(size)가 커진다는 단점도 있다. 이를 해결하기 위해, 보통 복수의 마스터들을 각 마스터의 기능 블록별로 하나의 서브 시스템(Sub-system)으로 묶고, 서브 시스템 단위로 버스에 연결함으로써, 버스로의 연결 수를 제한한다. 이러한 경우 서브 시스템별로 마스터들의 버스 접속을 중재하는 것이 필요하다. 이를 통해 하나의 서브 시스템에 포함된 복수의 마스터들 중 선택된 하나의 마스터만을 버스에 연결한다.
도 3은 AHB 버스 시스템에 적합한 암바 프로토콜을 기반으로 설계된 복수의 마스터들을 하나의 에이전트를 통해 개방형 코어 프로토콜 기반의 실리콘 백플랜 버스에 연결하는 버스 시스템의 블록도이다. 도 3에 보인 것처럼, 복수의 마스터들(312, 314, 316)을 하나의 에이전트(302)를 통해 버스(300)에 연결하기 위해서는 각 마스터들(312, 314, 316)간의 버스 접속을 중재하는 중재기(318)와 중재기(318)에 의해 선택된 하나의 마스터에 대해 프로토콜 변환을 수행하고, 에이전트(302)를 통해 버스(300)에 연결하기 위한 프로토콜 변환기(302)가 필요하다. 이 때 마스터들(312, 314, 316)이 암바 프로토콜을 기반으로 설계되었으므로 중재기(318)는 도 1을 통해 기술한 바와 같이 마스터의 동작 유형에 관계없이 데이터 처리가 종료될 때까지 선택된 하나의 마스터에만 버스 점유를 허용한다. 따라서, 도 3에 보인 것과 같은 종래의 버스 중재 방법과 단순 프로토콜 변환만으로는 선택된 마스터의 기입 또는 독출 동작이 완전히 종료되기 전까지 다른 마스터들의 독출 명령 또는 기입 명령이 실리콘 백플랜 마이크로 네트워크상의 에이전트(302)로도 전달되지 못한다. 즉, 앞서 언급한 개방형 코어 프로토콜의 장점인 마스터들의 명령어 전송 페이저(Command Phase)와 응답 페이저(Response Phase)의 분리가 불가능하다. 따라서, 복수의 마스터들이 버스 사용을 요청하는 경우 각 마스터들의 동작 요청에 대한 응답 시간(Latency)이 길어지고, 또한, 각 마스터들의 동작 요청 명령에 대한 파이프라이닝(Pipelining)이 불가능하여 전체 버스 시스템의 성능 저하를 가져온다.
본 발명에서는 상술한 문제를 해결하기 위해 복수의 마스터들에 대한 개방형 코어 프로토콜 기반의 버스 시스템으로의 프로토콜 변환 뿐만 아니라, 복수의 마스 터들에 대한 버스의 점유 방법과 마스터들의 독출 명령에 대한 각 마스터들의 아이디 관리를 통한 효율적인 버스 시스템을 제공하고자 한다.
개방형 코어 프로토콜을 기반으로 하는 본 발명의 버스 시스템은 개방형 코어 프로토콜 기반의 버스와 복수의 마스터들 및 복수의 마스터들과 연결되어 마스터들의 버스에 대한 점유를 중재하고, 선택된 마스터를 버스에 연결하는 버스 중재장치를 포함한다. 그리고, 본 발명에서 마스터들은 독출 동작시 버스 중재장치를 통해 독출 명령을 버스로 전송하고, 버스 중재장치는 독출 명령을 전송한 마스터의 독출 정보를 순차적으로 저장한다.
(실시예)
도 4는 본 발명에서 복수의 마스터들을 개방형 코어 프로토콜 기반의 버스에 효율적으로 접속시키기 위한 버스 시스템의 실시예를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 버스 시스템은 크게 복수의 마스터들(402, 404, 406)과 먹스회로(420), 버스 중재기(410), 디먹스 회로(422) 및 프로토콜 변환기(424)를 포함한다. 도 4에서 복수의 마스터들(402, 404, 406)은 개방형 코어 프로토콜이 아닌 다른 버스 프로토콜(예를 들어, 암바 프로토콜)을 기반으로 설계되었다고 가정한다.
버스 중재기(410)는 마스터들(402, 404, 406)과 먹스회로(420) 그리고 디먹스 회로(422) 및 프로토콜 변환기(424)에 각각 연결되며, 각 마스터들의 버스 접속을 중재한다. 그리고, 버스 중재기(410)는 제 1 유한 상태 머신(412, FSM: Finite State Machine)과 제 2 유한 상태 머신(414) 및 선입선출(FIFO: First Input First Output) 메모리(416)로 구성된다.
제 1 유한 상태 머신(412)은 각 마스터들(402, 404, 406)과 제 2 유한 상태 머신(414) 및 먹스회로(420)에 각각 연결된다. 그리고, 제 1 유한 상태 머신(412)은 각 마스터들(402, 404, 406)로부터 입력되는 버스 점유 요청신호(BREQ1, BREQ2, BREQ3)에 응답하여 각 마스터들(402, 404, 406)중 하나의 마스터에 대해 버스 점유 허용 신호(BGNT1, BGNT2, BGNT3 중 하나)를 입력하고, 현재 버스 점유가 허용된 마스터의 버스 점유 정보(arb_state)를 생성하여 먹스회로(420) 및 제 2 유한 상태 머신(414)에 입력한다.
제 2 유한 상태 머신(414)은 제 1 유한 상태 머신(412)과 선입선출 메모리(416) 및 프로토콜 변환기(424)에 연결된다. 그리고, 제 2 유한 상태 머신(414)은 제 1 유한 상태 머신(412)으로부터 버스 점유 정보(arb_state)를 입력받아 현재 버스를 점유한 마스터가 독출 동작을 수행하는 경우, 해당 마스터의 독출 정보(독출 명령을 수행하는 마스터의 고유 아이디(ID)와 독출하고자 하는 독출 데이터의 버스트(Burst) 크기)를 선입선출 메모리(416)에 저장하기 위한 푸쉬 명령(FPUSH)을 선입선출 메모리(416)로 입력한다. 그리고, 프로토콜 변환기(424)를 통해 독출 데이터가 입력되면, 독출 데이터의 양을 체크하여 해당 마스터로의 데이터 전송이 종료되면 사용된 독출 정보를 제거하기 위한 팝 명령(FPOP)을 선입선출 메모리(416)로 입력한다.
선입선출 메모리(416)는 제 2 유한 상태 머신(414)과 디먹스 회로(422)에 연 결된다. 선입선출 메모리(416)는 제 2 유한 상태 머신(414)로부터의 푸쉬 명령(FPUSH)에 따라 현재 버스를 점유한 마스터의 독출 정보를 순차적으로 저장하거나, 또는 제 2 유한 상태 머신(414)으로부터의 팝 명령(FPOP)에 따라 맨 위에 저장된 독출 정보를 제거한다. 그리고, 제 2 유한 상태 머신(414)으로부터의 푸쉬 명령에 따라 저장된 독출 정보들 중 맨 위에 저장된 독출 정보에 해당하는 전달 경로 정보(resp_state)를 디먹스 회로(422)로 입력한다. 전달 경로 정보(resp_state)는 이 후 프로토콜 변환기(424)를 통해 슬레이브로부터 전송되어지는 독출 데이터를 어떤 마스터로 전달할 것인지에 관한 정보를 포함하고 있다.
먹스 회로(420)는 각 마스터들(402, 404, 406)과 제 1 유한 상태 머신(412) 및 프로토콜 변환기(424)에 연결되며, 제 1 유한 상태 머신(412)으로부터 입력되는 버스 점유 정보(arb_state)에 따라 해당 마스터로부터의 데이터를 프로토콜 변환기(424)로 전송한다.
디먹스 회로(422)는 선입선출 메모리(416)와 마스터들(402, 404, 406) 및 프로토콜 변환기(424)에 각각 연결되며, 선입선출 메모리(416)로부터 입력되는 전달 경로 정보(resp_state)에 따라 프로토콜 변환기(424)로부터의 데이터(SDATA)를 해당 마스터로 전달한다.
프로토콜 변환기(424)는 개방형 코어 프로토콜을 기반으로 하는 버스(OCP)와 먹스 회로(420) 그리고, 디먹스 회로(422) 및 제 2 유한 상태 머신(414)에 연결된다. 프로토콜 변환기(424)는 먹스 회로(420)로부터의 데이터들을 개방형 코어 프로토콜에 적합한 데이터로 변환하여 버스를 통해 전송한다. 그리고, 마스터로부터 독 출 명령을 받은 해당 슬레이브로부터 버스를 통해 전송되어진 독출 데이터를 마스터들(402, 404, 406)의 버스 프로토콜에 적합하게 변환하여 디먹스 회로(422) 및 제 2 유한 상태 머신(414)으로 입력한다.
이하, 도 5와 도 6을 참조하여 도 4에 보인 본 발명의 버스 시스템을 보다 상세히 설명한다. 도 5는 도 4의 버스 시스템에서 마스터 1(402)과 마스터 2(404)는 독출 동작을 수행하고, 마스터 3(406)은 기입 동작을 수행하는 경우의 주요 동작 신호들의 타이밍도이다. 그리고, 도 6은 도 5와 같은 동작 과정에서 각 타이밍별로 선입선출 메모리(416)에 저장되는 데이터를 보여주는 도면이다.
t0에서는 마스터 1(402)이 t1에서는 마스터 2(404)가 독출 동작을 위한 버스 점유 요청(RD_BREQ1, RD_BREQ2)을 제 1 유한 상태 머신(412)으로 각각 인가하고, t3에서는 마스터 3(406)이 기입 동작을 위한 버스 점유 요청(WR_BREQ3)을 제 1 유한 상태 머신(412)으로 인가하였다고 가정하자. 이 경우 제 1 유한 상태 머신(412)이 t1에서 마스터 1(402)에 버스 점유를 허용하였다면, 마스터 1(402)은 t1 ~ t3구간동안 먹스회로(420)를 통해 독출명령만을 버스로 전송한다. 즉, 이 구간동안에는 마스터 1(402)이 버스 마스터로서 동작한다. t1 ~ t3 구간에 대해 제 1 유한 상태 머신(412)은 마스터 1(402)이 버스 마스터임을 알리는 버스 점유 정보(arb_state)를 제 2 유한 상태 머신(414)과 먹스 회로(420)에 입력하고, 먹스 회로(420)는 마스터 1(402)로부터의 독출 명령을 프로토콜 변환기(424)를 통해 버스로 전송한다. 그리고, 제 2 유한 상태 머신(414)은 t3에서 마스터 1(402)에 의한 독출 정보를 선입선출 메모리(416)에 저장하기 위한 푸쉬 명령(FPUSH)을 선입선출 메모리(416)로 입력한다. t3에서 선입선출 메모리(416)는 제 2 유한 상태 머신(414)으로부터의 푸쉬 명령(FPUSH)에 따라, 마스터 1(402)에 대한 독출 정보(M1)를 저장(도 6의 604)한다. 도 6의 604에 보인 것처럼, t=t3에서 마스터 1에 대한 독출 정보(M1)가 선입선출 메모리(416)의 맨 위에 위치하므로 t=t3에서부터 선입선출 메모리(416)는 마스터 1로의 전달 경로 정보(resp_state)를 디먹스 회로(422)로 입력한다. 즉, t3 이후 외부의 슬레이브로부터 입력되는 최초의 독출 데이터는 디먹스 회로(422)를 통해 마스터 1(402)로 전달된다.
t3에서 마스터 1(402)에 의한 버스 점유가 종료되면, 제 1 유한 상태 머신(412)은 마스터 2(404)에 버스 점유를 허용하고, 마스터 2(404)는 t3 ~ t4 구간동안 버스 마스터로서 동작한다. 위 마스터 1(402)의 경우와 마찬가지로 마스터 2(404)는 먹스 회로(420)를 통해 독출 명령만을 버스로 전송하고, 제 2 유한 상태 머신(414)은 t4에서 마스터 2(404)에 의한 독출 정보를 선입선출 메모리(416)에 저장(도 6의 606)하기 위한 푸쉬 명령(FPUSH)을 선입선출 메모리(416)로 입력한다. t4에서 선입선출 메모리(416)는 제 2 유한 상태 머신(414)으로부터의 푸쉬 명령(FPUSH)에 따라, 마스터 2(404)에 대한 독출 정보(M2)를 저장(도 6의 606)한다.
t4에서 마스터 2(404)의 버스 점유가 종료되면, 제 1 유한 상태 머신(412)은 마스터 3(406)에 버스 점유를 허용하고, 마스터 3(406)은 t4 ~ t6 구간동안 기입 명령과 기입 데이터 모두에 대한 전송을 수행한다. 기입 동작구간에는 선입선출 메모리(416)에 저장된 데이터의 변화가 없다.
한편, t=t3에서 전송 경로 정보(resp_state)가 마스터 1(402)에 할당되어 있으므로 t3 이후 맨 처음 슬레이브로부터 입력되는 독출 데이터는 디먹스 회로(422)를 거쳐 마스터 1(402)로 전송되어진다. 만약, t5 ~ t6´구간동안 슬레이브로부터 디먹스 회로(422)를 통해 마스터 1(402)로 독출 데이터가 전송된다면, 이 구간 동안 제 2 유한 상태 머신(414)은 입력되는 독출 데이터의 양을 체크하여 독출 데이터의 전송이 종료되는 시점(t=t6´)에서 선입선출 메모리(416)에 팝 명령(FPOP)을 인가한다. t=t6´에서의 팝 명령(FPOP)에 따라, 마스터 1에 대한 독출 정보(M1)가 t=t7에서 선입선출 메모리(416)로부터 제거된다면, t7에서 선입선출 메모리(416)에 저장된 독출 정보는 도 6의 608과 같다. 즉, 이전에 저장된 데이터에서 맨 위의 마스터 1(402)에 대한 독출 정보(M1)가 제거되고, 그 다음에 저장되어 있던 마스터 2(404)에 대한 독출 정보(M2)가 선입선출 메모리(416)의 맨 위에 위치한다.
t=t7에서 선입선출 메모리(416)의 맨 위에 저장된 독출 정보(M2)는 마스터 2(404)에 해당하는 독출 정보이므로, 이 때부터 디먹스 회로(422)로 인가되는 전송 경로 정보(resp_state)는 마스터 2(404)에 대한 경로 정보이다. 앞서와 마찬가지로, 이 후 입력되는 최초 독출 데이터는 디먹스 회로(422)를 거쳐 마스터 2(404)로 전송된다. 그리고, 만약 t7에서 마스터 2(404)가 요청한 독출 데이터가 해당 슬레이브로부터 전송되어진다면, 제 2 유한 상태 머신(414)은 입력되는 독출 데이터의 양을 체크하여 독출 데이터의 전송이 완료되는 시점에서 선입선출 메모리(416)로 팝 명령(FPOP)을 인가한다. 만약, t=t7´에서 독출 데이터의 전송이 완료되었다면, t7´에서 제 2 유한 상태 머신(414)은 선입선출 메모리(416)로 팝 명령(FPOP)을 인 가하고, 선입선출 메모리(416)는 맨 위에 저장된 독출 정보(M2)를 제거한다. 그리고, 더 이상 독출 명령을 인가한 마스터가 없으므로 즉, 선입선출 메모리(416)에 저장된 더 이상의 독출 정보가 없으므로 전송 경로 정보(resp_state)는 널(NULL) 상태가 된다.
이상에서, 본 발명에 따른 버스 시스템의 구성 및 동작을 도면을 통해 상세히 설명하였지만, 이는 예시적인 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 응용 및 변경이 가능하다.
상술한 바와 같이, 본 발명의 버스 시스템은 마스터의 독출 동작시 마스터들의 아이디를 효율적으로 관리할 수 있다. 또한, 이를 통해 개방형 코어 프로토콜의 장점인 명령어 전송 페이저와 응답 페이저의 분리가 가능하여 버스의 대역폭을 향상시킬 수 있다. 뿐만 아니라, 복수의 마스터들에 의한 명령어의 완전한 파이프라이닝을 가능하게 함으로써, 각 마스터들에 의한 명령어 전달시간을 단축시킬 수 있다.

Claims (33)

  1. 개방형 코어 프로토콜을 기반으로 하는 버스 시스템에 있어서,
    상기 개방형 코어 프로토콜 기반의 버스;
    복수의 마스터들;
    상기 복수의 마스터들과 연결되어 상기 마스터들의 상기 버스에 대한 점유를 중재하고, 선택된 마스터를 상기 버스에 연결하는 버스 중재장치를 포함하되,
    상기 마스터들은 독출 동작시 상기 버스 중재장치를 통해 독출 명령을 상기 버스로 전송하고, 상기 버스 중재장치는 상기 독출 명령을 전송한 마스터의 독출 정보를 저장하고,
    상기 버스 중재장치는 상기 마스터들로부터의 버스 점유 요청에 응답하여 상기 마스터들 중 하나에 버스 점유를 허용하고, 상기 버스 점유가 허용된 마스터의 버스 점유 정보를 생성하며, 상기 버스로부터의 독출 데이터에 응답하여 상기 독출 데이터의 전송을 제어하는 중재기;
    상기 버스 점유 정보에 응답하여 상기 마스터들 중 하나를 상기 버스에 연결하는 먹스회로; 및
    상기 중재기의 제어에 다라 상기 독출 데이터를 상기 마스터들 중 하나의 마스터에 전달하는 디먹스회로를 포함함을 특징으로 하는 버스 시스템.
  2. 제 1항에 있어서,
    상기 버스 시스템은 상기 마스터들이 상기 개방형 코어 프로토콜이 아닌 다른 버스 프로토콜을 기반으로 설계된 경우 프로토콜 변환을 위한 프로토콜 변환기를 더 포함함을 특징으로 하는 버스 시스템.
  3. 제 2항에 있어서,
    상기 프로토콜 변환기는 상기 버스와 상기 버스 중재장치 사이에 연결됨을 특징으로 하는 버스 시스템.
  4. 제 1항에 있어서,
    상기 버스 중재장치는 상기 마스터로부터 상기 버스로 독출 명령의 전송이 완료되면, 상기 마스터의 버스 점유를 종료하고, 상기 독출 명령에 대해 상기 버스로부터 독출 데이터가 전송되면, 상기 독출 데이터를 상기 저장된 마스터의 독출 정보에 따라 해당 마스터로 전달함을 특징으로 하는 버스 시스템.
  5. 제 1항에 있어서,
    상기 마스터들은 기입 동작시 상기 버스 중재장치를 통해 기입 명령과 기입 데이터를 모두 상기 버스에 전송할 때까지 상기 버스를 점유함을 특징으로 하는 버스 시스템.
  6. 제 1항에 있어서,
    상기 마스터의 독출 정보는 상기 독출 명령을 전송한 마스터의 고유 아이디와 상기 독출 데이터의 버스트 크기임을 특징으로 하는 버스 시스템.
  7. 삭제
  8. 제 1항에 있어서,
    상기 중재기는 상기 마스터들로부터의 버스 점유 요청에 응답하여 상기 마스터들 중 하나에 버스 점유를 허용하고, 현재 버스 점유가 허용된 마스터의 버스 점유 정보를 생성하는 제 1 중재회로; 및
    상기 버스 점유 정보에 응답하여 상기 버스 점유가 허용된 마스터가 독출 동작시 상기 독출 정보를 저장하고, 상기 독출 정보에 해당하는 전송 경로 정보를 상기 디먹스회로로 인가하며, 외부로부터 독출 데이터가 입력되면, 상기 저장된 독출 정보를 검색하여 해당 마스터로의 상기 독출 데이터의 전송을 제어하는 독출 데이터 처리기를 포함함을 특징으로 하는 버스 시스템.
  9. 제 8항에 있어서,
    상기 독출 데이터 처리기는 상기 독출 정보를 저장하고, 저장된 상기 독출 정보들 중 맨 위에 저장된 독출 정보에 해당하는 전송 경로 정보를 출력하는 정보 저장회로;
    상기 버스 점유 정보에 응답하여 상기 독출 정보를 상기 정보 저장회로에 저 장하기 위한 제어신호를 상기 정보 저장회로로 입력하고, 상기 독출 데이터의 전송이 완료되면, 상기 정보 저장회로에 저장된 해당 독출 정보를 제거하기 위한 제어신호를 상기 정보 저장회로로 인가하는 제 2 중재회로를 포함함을 특징으로 하는 버스 시스템.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9항에 있어서,
    상기 정보 저장회로는 선입선출 메모리임을 특징으로 하는 버스 시스템.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 9항에 있어서,
    상기 제 2 중재회로는 유한 상태 머신임을 특징으로 하는 버스 시스템.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 제 1 중재회로는 유한 상태 머신임을 특징으로 하는 버스 시스템.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 마스터들은 암바 프로토콜을 기반으로 설계된 아이피 코어임을 특징으로 하는 버스 시스템.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    개방형 코어 프로토콜을 기반으로 하는 버스 시스템에 있어서,
    상기 개방형 코어 프로토콜 기반의 버스;
    암바 프로토콜을 기반으로 하는 복수의 마스터들;
    상기 마스터들과 연결되어 상기 마스터들의 상기 버스 점유를 중재하는 버스 중재장치; 및
    상기 버스 중재장치와 연결되어 상기 마스터로부터 상기 버스 중재장치를 통해 상기 버스로 전송되는 상기 암바 프로토콜을 기반으로 하는 데이터를 상기 개방형 코어 프로토콜로 변환하고, 상기 버스로부터 전송되어진 상기 개방형 코어 프로토콜을 기반으로 하는 데이터를 상기 암바 프로토콜로 변환하는 프로토콜 변환기를 포함하되,
    상기 버스 중재장치는 상기 마스터들의 독출 동작시 각 마스터의 독출 정보를 순차적으로 저장하고,
    상기 버스 중재장치는 상기 마스터들로부터의 버스 점유 요청에 응답하여 상기 마스터들 중 하나에 버스 점유를 허용하고, 현재 버스 점유가 허용된 마스터의 버스 점유 정보를 생성하는 제 1 중재회로;
    상기 버스 점유 정보에 따라 상기 버스 점유가 허용된 마스터로부터의 데이터를 상기 버스로 전달하는 먹스회로;
    상기 버스 점유 정보에 응답하여 상기 버스 점유가 허용된 마스터가 독출 동작시 상기 독출 정보를 저장하고, 외부로부터 독출 데이터가 입력되면, 상기 저장된 독출 정보를 검색하여 해당 마스터로 상기 독출 데이터의 전송을 제어하는 독출 데이터 처리기를 포함함을 특징으로 하는 버스 시스템.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 버스 점유가 허용된 마스터가 기입 동작시 상기 마스터는 기입 명령과 기입 데이터의 전송이 완료될 때까지 상기 버스를 계속 점유함을 특징으로 하는 버스 시스템.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 버스 점유가 허용된 마스터가 독출 동작시 상기 마스터는 독출 명령만을 전송하고 상기 버스의 점유를 종료함을 특징으로 하는 버스 시스템.
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 독출 데이터 처리기는 상기 독출 정보를 저장하고, 저장된 상기 독출 정보에 해당하는 마스터로의 전송 경로 정보를 생성하는 정보 저장회로;
    상기 버스 점유 정보에 응답하여 상기 독출 정보를 상기 정보 저장회로에 저장하기 위한 제어신호를 생성하고, 상기 독출 데이터의 전송이 종료되면, 상기 정보 저장회로에 저장된 해당 독출 정보를 제거하는 제 2 중재회로; 및
    상기 독출 데이터를 입력으로 하고, 상기 정보 저장회로로부터의 상기 전송 경로 정보에 따라 상기 독출 데이터를 해당 마스터로 전달하는 디먹스 회로를 포함함을 특징으로 하는 버스 시스템.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 18항에 있어서,
    상기 정보 저장회로는 선입선출 메모리임을 특징으로 하는 버스 시스템.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 18항에 있어서,
    상기 제 2 중재회로는 유한 상태 머신임을 특징으로 하는 버스 시스템.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 18항에 있어서,
    상기 제 1 중재회로는 유한 상태 머신임을 특징으로 하는 버스 시스템.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    복수의 마스터들을 하나의 버스에 연결하기 위한 버스 중재 장치에 있어서,
    상기 마스터들로부터의 버스 점유 요청에 응답하여 상기 마스터들 중 하나에 버스 점유를 허용하고, 상기 버스 점유가 허용된 마스터의 버스 점유 정보를 생성하며, 상기 버스로부터의 독출 데이터에 응답하여 상기 독출 데이터의 전송을 제어하는 중재기;
    상기 버스 점유 정보에 응답하여 상기 마스터들 중 하나를 상기 버스에 연결하는 먹스회로; 및
    상기 중재기로부터의 제어에 따라 상기 독출 데이터를 상기 마스터들 중 하나의 마스터에 전달하는 디먹스회로를 포함하되,
    상기 중재기는 상기 마스터들의 독출 동작시 각 마스터의 독출 정보를 순차 적으로 저장함을 특징으로 하는 버스 중재 장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 22항에 있어서,
    상기 중재기는 상기 마스터들로부터의 버스 점유 요청에 응답하여 상기 마스터들 중 하나에 버스 점유를 허용하고, 현재 버스 점유가 허용된 마스터의 버스 점유 정보를 생성하는 제 1 중재회로; 및
    상기 버스 점유 정보에 응답하여 상기 버스 점유가 허용된 마스터가 독출 동작시 상기 독출 정보를 저장하고, 상기 독출 정보에 해당하는 전송 경로 정보를 생성하여 상기 디먹스회로로 입력하고, 외부로부터 독출 데이터가 입력되면 상기 저장된 독출 정보를 검색하여 상기 독출 데이터에 대한 해당 마스터로의 전송을 제어하는 독출 데이터 처리기를 포함함을 특징으로 하는 버스 중재 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23항에 있어서,
    상기 독출 데이터 처리기는 상기 독출 정보를 저장하고, 상기 전송 경로 정보를 생성하는 정보 저장회로;
    상기 버스 점유 정보에 응답하여 상기 독출 정보를 상기 정보 저장회로에 저장하고, 상기 독출 데이터의 전송이 완료되면, 상기 정보 저장회로에 저장된 해당 독출 정보를 제거하는 제 2 중재회로를 포함함을 특징으로 하는 버스 중재 장치.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24항에 있어서,
    상기 정보 저장회로는 선입선출 메모리임을 특징으로 하는 버스 중재 장치.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 24항에 있어서,
    상기 제 2 중재회로는 유한 상태 머신임을 특징으로 하는 버스 중재 장치.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 23항에 있어서,
    상기 제 1 중재회로는 유한 상태 머신임을 특징으로 하는 버스 중재 장치.
  28. 복수의 마스터들을 개방형 코어 프로토콜을 기반으로 하는 버스에 적용하기 위한 버스 중재 방법에 있어서,
    상기 마스터들이 상기 버스의 점유를 요청하는 버스 요청 단계;
    상기 마스터들 중 하나에 상기 버스의 점유를 허용하는 버스 중재 단계;
    상기 버스 점유가 허용된 마스터가 버스를 통해 기입동작 또는 독출동작을 수행하는 명령 수행 단계를 포함하되,
    상기 명령 수행 단계는, 상기 마스터들로부터의 버스 점유 요청에 응답하여 버스 점유가 허용된 마스터의 버스 점유 정보를 생성하고, 상기 생성된 버스 점유 정보에 따라 상기 마스터들 중 하나를 상기 버스에 연결하되,
    상기 버스 점유가 허용된 마스터가 독출 동작을 수행한다고 판단되는 경우, 상기 버스 점유가 허용된 마스터의 독출 명령만을 전송한 후 상기 버스 점유를 종료하고,
    상기 버스 점유가 허용된 마스터의 독출 정보를 생성하여 생성된 독출 정보를 저장하고,
    상기 버스로부터 독출 데이터가 입력되면 상기 저장된 독출 정보에 따라 해당 마스터의 버스 점유를 다시 허용한 후 상기 독출 데이터를 전달하는 것을 특징으로 하는 버스 중재 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제 28항에 있어서,
    상기 마스터들이 상기 개방형 코어 프로토콜이 아닌 다른 버스 프로토콜로 설계된 경우 상호 프로토콜 변환을 위한 프로토콜 변환 단계를 더 포함함을 특징으로 하는 버스 중재 방법.
  30. 제 28항에 있어서,
    상기 명령 수행 단계에서 상기 마스터가 기입 동작을 수행하는 경우 상기 마스터는 기입 명령과 기입 데이터의 전송이 완료될 때까지 상기 버스를 점유함을 특징으로 하는 버스 중재 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제 28항에 있어서,
    상기 독출 정보는 독출 동작을 수행하는 마스터의 고유 아이디와 상기 마스터가 독출하고자하는 독출 데이터의 버스트 크기임을 특징으로 하는 버스 중재 방법.
  32. 삭제
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제 28항에 있어서,
    상기 해당 마스터에 상기 독출 데이터의 전달이 완료되면, 상기 저장된 해당 독출 정보는 제거됨을 특징으로 하는 버스 중재 방법.
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