JP2000259555A - バスアービトレーション制御装置およびバスシステム - Google Patents

Abstract

(57)【要約】 【課題】 アービトレーション・レイテンシを低減する
ことができるバスアービトレーション制御装置およびバ
スシステムを提供する 【解決手段】 バスシステム１では、ＰＣＩバス１１と
ＰＣＩバス２１とがブリッジ３０を介して接続されてい
る。ＰＣＩバス１１にはマスタデバイス１２およびマス
タデバイス１３が接続されている。ＰＣＩバス２１には
マスタデバイス２２およびターゲットデバイス２３が接
続されている。アービタ１４はＰＣＩバス１１のアービ
トレーションを行う。アービタ２４はＰＣＩバス２１の
アービトレーションを行う。マスタデバイス１２により
ＲＥＱ１信号がアサートされると、略同時に、バスアー
ビトレーション制御装置６０により２ｎｄＲＥＱ１信号
もアサートされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ブリッジを介して
互いに接続された第１のバスおよび第２のバスのうち第
１のバスに接続されたマスタデバイスと第２のバスに接
続されたターゲットデバイスとの間のトランザクション
の際にバスアービトレーションを行うバスアービトレー
ション制御装置、および、このバスアービトレーション
制御装置を含むバスシステムに関するものである。

【０００２】

【従来の技術】ＣＰＵや周辺装置の相互間の通信を可能
とするバスシステムとして、ＰＣＩ（Peripheral Compo
nent Interconnect）バスが知られている。このＰＣＩ
バスの規格は、PCI Local Bus Specification Revision
2.1に詳細に規定されている。このＰＣＩバスシステム
の下では、ＰＣＩバスを使用してターゲットデバイスと
の間でデータ転送（トランザクション）を行おうとする
マスタデバイスは、先ずＰＣＩバスの使用の調停（アー
ビトレーション）を行うアービタに対してバス使用権要
求信号を送出し、このアービタよりバス使用許可を得
て、その許可を得た後にターゲットとの間でトランザク
ションを行うことができる。１つのＰＣＩバスに接続す
ることができるデバイスの個数には制限がある。しか
し、ブリッジを介して複数のＰＣＩバスを接続すること
により、接続されるデバイスの個数を実質的に増加させ
ることができる。

【０００３】図５は、ブリッジを介して接続された２つ
のＰＣＩバスを含むバスシステムの１構成例を示す図で
ある。この図に示されたバスシステムでは、ＰＣＩバス
１１とＰＣＩバス２１とがブリッジ３０を介して接続さ
れている。一方のＰＣＩバス１１にはマスタデバイス１
２およびマスタデバイス１３が接続されている。他方の
ＰＣＩバス２１にはマスタデバイス２２およびターゲッ
トデバイス２３が接続されている。また、このバスシス
テムは、ＰＣＩバス１１のアービトレーションを行うア
ービタ１４と、ＰＣＩバス２１のアービトレーションを
行うアービタ２４とを有している。このように、ＰＣＩ
バス毎にアービタが設けられるのが通常である。さら
に、ホストブリッジ４０を介してＣＰＵ５０がＰＣＩバ
ス１１に接続されている。

【０００４】この図５に示されるバスシステムにおい
て、マスタデバイス１２がターゲットデバイス２３との
間でトランザクションを行う場合を想定する。マスタデ
バイス１２は、先ず、自己が接続されているＰＣＩバス
１１の使用権を獲得する為に、バス使用権要求信号ＲＥ
Ｑ１をアサートする（アクティブにする）。ＰＣＩバス
１１側のアービタ１４は、このマスタデバイス１２から
出力されたバス使用権要求信号ＲＥＱ１を入力する。ア
ービタ１４は、マスタデバイス１２からのみバス使用権
要求信号がアサートされている場合には、このマスタデ
バイス１２にＰＣＩバス１１の使用を許可するが、複数
のマスタデバイスよりバス使用権要求信号がアサートさ
れている場合には、優先順位に従ってアービトレーショ
ンを行い、何れかのマスタデバイスにＰＣＩバス１１の
使用を許可する。アービタ１４は、マスタデバイス１２
にＰＣＩバス１１の使用を許可する際には、バス使用許
可信号ＧＮＴ１をアサートして、許可する旨をマスタデ
バイス１２に通知する。

【０００５】ＰＣＩバス１１の使用権を獲得したマスタ
デバイス１２は、ＰＣＩバス１１がアイドル状態である
ことを確認することができ次第、ＰＣＩバス１１を使用
する旨を示すＦＲＡＭＥ信号をアサートし、トランザク
ションを行う相手方のターゲットデバイス２３のアドレ
ス情報をＰＣＩバス１１に送出する。このＰＣＩバス１
１に接続されている全てのデバイスは、マスタデバイス
１２から送出されたアドレス情報と、自己が内部に記憶
しているコンフィギュレーションレジスタ値とを比較
し、自己がターゲットデバイスとしてアクセスされてい
るのか否かを判断する。今の場合、送信元のＰＣＩバス
１１上でのターゲットデバイスはブリッジ３０であるの
で、このアドレス情報を入力したブリッジ３０は、送信
元のＰＣＩバス１１の側のアクセスであることを認識
し、送信先のＰＣＩバス２１の使用権を獲得する為に、
バス使用権要求信号２ｎｄＲＥＱ１をアサートする。

【０００６】ＰＣＩバス２１側のアービタ２４は、この
ブリッジ３０から出力されたバス使用権要求信号２ｎｄ
ＲＥＱ１を入力する。アービタ２４は、ブリッジ３０か
らのみバス使用権要求信号がアサートされている場合に
は、このブリッジ３０にＰＣＩバス２１の使用を許可す
るが、複数のデバイスよりバス使用権要求信号がアサー
トされている場合には、優先順位に従ってアービトレー
ションを行い、何れかのデバイスにＰＣＩバス２１の使
用を許可する。アービタ２４は、ブリッジ３０にＰＣＩ
バス２１の使用を許可する際には、バス使用許可信号２
ｎｄＧＮＴ１をアサートして、許可する旨をブリッジ３
０に通知する。ＰＣＩバス２１の使用権を獲得したブリ
ッジ３０は、ＰＣＩバス２１がアイドル状態であること
を確認することができ次第、ＰＣＩバス２１を使用する
旨を示すＦＲＡＭＥ信号をアサートする。

【０００７】このようにして、マスタデバイス１２は、
ＰＣＩバス１１およびＰＣＩバス２１の双方の使用の許
可を得て、ターゲットデバイス２３との間でトランザク
ションを行う。しかし、通常、ブリッジ３０は、posted
write buffer と呼ばれるバッファ部を有している。し
たがって、マスタデバイス１２は、送信先のＰＣＩバス
２１の使用許可が得られていなくても、送信元のＰＣＩ
バス１１の使用許可が得られていれば、ＰＣＩバス１１
を介してブリッジ３０内のバッファ部にデータを転送す
ることができる。マスタデバイス１２とターゲットデバ
イス２３との間のデータ転送量がブリッジ３０内のバッ
ファ部の容量より多い場合であっても、このバッファ部
がフル状態となる前に運良く送信先のＰＣＩバス２１の
使用許可が得られれば、マスタデバイス１２とターゲッ
トデバイス２３との間でトランザクションを行うことが
できる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のバスシステムは以下のような問題点を有している、
すなわち、以上のような一連の動作において、転送元の
ＰＣＩバス１１に接続されているマスタデバイス１２が
バス使用権要求信号ＲＥＱ１をアサートしてから、ブリ
ッジ３０が転送先のＰＣＩバス２１に対してＦＲＡＭＥ
信号をアサートするまでに要する時間は、マスタデバイ
ス１２がバス使用権要求信号ＲＥＱ１をアサートしてか
らＦＲＡＭＥ信号をアサートするまでの時間Ｔ１、ブリ
ッジ３０の内部での遅延時間Ｔ２、および、ブリッジ３
０がバス使用権要求信号２ｎｄＲＥＱ１をアサートして
からＦＲＡＭＥ信号をアサートするまでの時間Ｔ３、の
３つの時間を足し合わせた時間（Ｔ１＋Ｔ２＋Ｔ３）に
略等しい。時間Ｔ１およびＴ３それぞれは、バス使用権
要求からバス使用許可までに要する待ち時間であるアー
ビトレーション・レイテンシが大部分を占めている。す
なわち、上記従来の構成のバスシステムでは、２回分の
アービトレーション・レイテンシが発生する。

【０００９】また、ブリッジ３０内のバッファ部がフル
状態となる前に送信先のＰＣＩバス２１の使用許可が得
られなかった場合には、ブリッジ３０は、転送元のＰＣ
Ｉバス１１に対して、自己がターゲットデバイスとして
データ転送が可能な状態であることを示すＴＲＤＹ信号
をディアサートして（インアクティブにして）、データ
転送が不可能であることを表示する。ブリッジ３０は、
このようにしてウェイトステートを挿入することによ
り、マスタデバイス１２からのデータ転送を一時的に停
止させるか、或いは、ターゲット・ディスコネクトする
ことにより、マスタデバイス１２が開始したトランザク
ションを終了させる。ターゲット・ディスコネクトされ
た場合、マスタデバイス１２は、ＰＣＩバス１１を一旦
解放して、残りのデータを転送する為には再度バス使用
権を獲得した後にトランザクションを開始しなければな
らない。この再度のバス使用権の獲得の際に、アービタ
１４よりＧＮＴ１信号がアサートされていなければ、Ｇ
ＮＴ１信号がアサートされるまで待たなければならない
ので、ここでもアービトレーション・レイテンシが発生
する。

【００１０】さらに、例えば、図６に示すように、マス
タデバイス１２がハードディスクドライブ装置（ＨＤ
Ｄ）やテープドライブ装置等の記憶装置を含むものであ
る場合には、一般的には、マスタデバイス１２はＦＩＦ
Ｏ（First-In First-Out）バッファ部を有している。そ
して、図７に示すように、マスタデバイス１２は、ＳＣ
ＳＩ（Small Computer System Interface）バスを介し
て記憶装置からデータを読み出してＦＩＦＯバッファ部
に蓄積しデータ転送の準備をし、その準備ができた後に
ＰＣＩバス１１を介してデータ転送する。このような場
合、マスタデバイス１２がＰＣＩバス１１を介してデー
タ転送するのに要する時間よりも、マスタデバイス１２
がデータ転送の準備をするのに要する時間の方が長い。
例えば、ＰＣＩバスクロックが３３ＭＨｚであるときＰ
ＣＩバスによるデータ転送速度は約１３３Ｍバイト／ｓ
であるのに対して、ＳＣＳＩバスによるデータ読出速度
が約１０Ｍバイト／ｓである。したがって、転送すべき
データ量が多い場合には、マスタデバイス１２がデータ
転送の準備をしている間は、マスタデバイス１２はＰＣ
Ｉバス１１を解放するのが普通である。そして、マスタ
デバイス１２は、データ転送の準備ができると、ＲＥＱ
１信号をアサートしてバス使用権を要求し、アービタ１
４によりＧＮＴ１信号がアサートされるまで待つ必要が
ある。すなわち、転送すべきデータ量が多いほど、多く
の回数のアービトレーション・レイテンシが発生する。

【００１１】なお、特開平６−８９２５７号公報には、
転送元バスのアービタおよび転送先バスのアービタの双
方に同時にバス使用権要求信号をアサートする技術が開
示されている。しかし、この公報に開示された技術は、
バスのアドレスラインを使用してバス使用権要求信号を
アービタに伝送するものであるので、これをＰＣＩバス
に適用したとしてもアービトレーション・レイテンシの
低減を図ることはできない。

【００１２】本発明は、上記問題点を解消する為になさ
れたものであり、ブリッジを介して互いに接続された第
１のバスおよび第２のバスのうち第１のバスに接続され
たマスタデバイスと第２のバスに接続されたターゲット
デバイスとの間のトランザクションの際にバスアービト
レーションを行うバスアービトレーション制御装置であ
ってアービトレーション・レイテンシを低減することが
できるバスアービトレーション制御装置、および、この
バスアービトレーション制御装置を含むバスシステムを
提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係るバスアービ
トレーション制御装置は、ブリッジを介して互いに接続
された第１のバスおよび第２のバスのうち第１のバスに
接続されたマスタデバイスと第２のバスに接続されたタ
ーゲットデバイスとの間のトランザクションの際にバス
アービトレーションを行うバスアービトレーション制御
装置であって、(1) マスタデバイスから出力されたバス
使用権要求信号を入力する入力手段と、(2) トランザク
ションが第１のバスおよび第２のバスの双方を使用する
ものであるときに、入力手段により入力されたバス使用
権要求信号を、第２のバスのアービトレーションを行う
アービタへ送出する出力手段と、を備えることを特徴と
する。

【００１４】このバスアービトレーション制御装置によ
れば、マスタデバイスとターゲットデバイスとの間のト
ランザクションが第１のバスおよび第２のバスの双方を
使用するものであるときには、マスタデバイスから出力
され入力手段により入力されたバス使用権要求信号は、
第２のバスのアービトレーションを行うアービタへ出力
手段により送出される。また、マスタデバイスから出力
されたバス使用権要求信号は、第１のバスのアービトレ
ーションを行うアービタへも送られる。すなわち、第１
のバスおよび第２のバスそれぞれの側のアービタに対し
て略同時にバス使用権要求信号が送られる。したがっ
て、実質的に１回分のアービトレーション・レイテンシ
を経た後にマスタデバイスとターゲットデバイスとの間
のトランザクションが開始されるので、また、ターゲッ
ト・ディスコネクトされることなくトランザクションが
開始される確率が高くなるので、第２のバスにてトラン
ザクションが開始されるまでに要する時間が短縮され
る。

【００１５】また、本発明に係るバスアービトレーショ
ン制御装置は、(1) トランザクションの際のデータ転送
予定量を入力し記憶する記憶手段と、(2) トランザクシ
ョンの実行中にマスタデバイスとターゲットデバイスと
の間のデータ転送量を計数する計数手段と、(3) 計数手
段により計数されたデータ転送量が記憶手段により記憶
されたデータ転送予定量と一致したときに、第１のバス
および第２のバスそれぞれを通常のアービトレーション
に復帰させる復帰手段と、を更に備えることを特徴とす
る。この場合には、トランザクションの際のデータ転送
予定量が記憶手段により記憶され、トランザクションの
実行中にマスタデバイスとターゲットデバイスとの間の
データ転送量が計数手段により計数される。そして、計
数手段により計数されたデータ転送量が記憶手段により
記憶されたデータ転送予定量と一致すると、第１のバス
および第２のバスそれぞれは通常のアービトレーション
に復帰する。

【００１６】本発明に係るバスシステムは、ブリッジを
介して互いに接続された第１のバスおよび第２のバスを
有するバスシステムであって、(1) 第１のバスに接続さ
れたマスタデバイスと、(2) 第２のバスに接続されたタ
ーゲットデバイスと、(3) マスタデバイスから出力され
たバス使用権要求信号を入力して第１のバスのアービト
レーションを行う第１のアービタと、(4) 第２のバスの
アービトレーションを行う第２のアービタと、(5) マス
タデバイスとターゲットデバイスとの間のトランザクシ
ョンが第１のバスおよび第２のバスの双方を使用するも
のであるときに、マスタデバイスから出力されたバス使
用権要求信号を第２のアービタに送出する上記のバスア
ービトレーション制御装置と、を備えることを特徴とす
る。

【００１７】このバスシステムによれば、第１のバスに
接続されたマスタデバイスは、第２のバスに接続された
ターゲットデバイスとの間でトランザクションを行おう
とするとき、バス使用権要求信号を出力する。そのバス
使用権要求信号は、第１のバスのアービトレーションを
行う第１のアービタに送られるとともに、バスアービト
レーション制御装置を介して、第２のバスのアービトレ
ーションを行う第２のアービタにも送られる。すなわ
ち、第１のアービタおよび第２のアービタそれぞれに対
して略同時にバス使用権要求信号が送られる。したがっ
て、実質的に１回分のアービトレーション・レイテンシ
を経た後に第２のバスにてデータ転送が開始されるの
で、第２のバスにてデータ転送が開始されるまでの時間
が従来技術と比較して短縮される。また、ターゲット・
ディスコネクトされる確率が低くなるので、アービトレ
ーションの回数が低減される。

【００１８】また、本発明に係るバスシステムにおい
て、マスタデバイスおよびターゲットデバイスの双方ま
たは何れか一方は、(1) データを記憶する記憶部と、
(2) 記憶部との間でデータを送受するとともに、第１の
バスおよび第２のバスのうち接続されているバスとの間
でもデータを送受するバッファ部と、を有していること
を特徴とする。このようなデバイスの場合、通常、記憶
部によるデータの書込および読出の速度は、バッファ部
によるデータの書込および読出の速度と比べて遅いこと
から、記憶部とバッファ部との間でデータを送受してい
る間はバスが解放され、バッファ部とバスとの間でデー
タを送受する際にはバス使用権を獲得する。トランザク
ションの際に転送すべきデータが大量である場合、この
ようなバス使用権の獲得と解放とからなる動作が多数回
繰り返し行われる。しかし、このような場合であって
も、本発明では、アービトレーション・レイテンシの発
生は最小限に抑えられる。

【００１９】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。なお、図面の説明にお
いて同一の要素には同一の符号を付し、重複する説明を
省略する。

【００２０】図１は、本実施形態に係るバスシステム１
の概略構成を示す図である。本実施形態に係るバスシス
テム１では、ＰＣＩバス１１とＰＣＩバス２１とがブリ
ッジ３０を介して接続されている。一方のＰＣＩバス１
１にはマスタデバイス１２およびマスタデバイス１３が
接続されている。他方のＰＣＩバス２１にはマスタデバ
イス２２およびターゲットデバイス２３が接続されてい
る。また、バスシステム１は、ＰＣＩバス１１のアービ
トレーションを行うアービタ１４と、ＰＣＩバス２１の
アービトレーションを行うアービタ２４とを有してい
る。ホストブリッジ４０を介してＣＰＵ５０がＰＣＩバ
ス１１に接続されている。さらに、バスシステム１は、
本実施形態に係るバスアービトレーション制御装置６０
をも有している。

【００２１】ＰＣＩバス１１に接続されているマスタデ
バイス１２は、ＰＣＩバス１１を使用してトランザクシ
ョンを行おうとするときに、バス使用権要求信号ＲＥＱ
１をアサートして、アービタ１４に対してＰＣＩバス１
１の使用権を要求する。そして、マスタデバイス１２
は、アービタ１４によりＧＮＴ１信号がアサートされる
と、ＰＣＩバス１１がアイドル状態であることを確認す
ることができ次第、ＰＣＩバス１１を使用する旨を示す
ＦＲＡＭＥ信号をアサートし、トランザクションを行う
相手方のデバイスのアドレス情報をＰＣＩバス１１に送
出する。マスタデバイス１３もアービタ１４との間で同
様の手続きを行う。また、ＰＣＩバス２１に接続されて
いるマスタデバイス２２もアービタ２４との間で同様の
手続きを行う。ターゲットデバイス２３は、マスタデバ
イスが開始したトランザクションに対して応答するデバ
イスのことである。

【００２２】アービタ１４は、マスタデバイス１２，１
３によりアサートされたＲＥＱ１、ＲＥＱ２信号に基づ
いて、優先順位に従ってアービトレーションを行い、何
れかのマスタデバイスにＰＣＩバス１１の使用を許可す
る。そして、アービタ１４は、何れかのマスタデバイス
にＰＣＩバス１１の使用を許可する際には、そのマスタ
デバイスに対してＧＮＴ信号をアサートして、そのマス
タデバイスに許可する旨を通知する。アービタ２４も同
様である。

【００２３】ホストブリッジ４０は、ＣＰＵ５０とＰＣ
Ｉバス１１とを接続するものである。ブリッジ３０は、
ＰＣＩバス１１とＰＣＩバス２１とを接続するものであ
る。

【００２４】図２は、本実施形態に係るバスアービトレ
ーション制御装置６０の概略構成を示す図である。この
バスアービトレーション制御装置６０は、カウンタ制御
部６１、カウント値レジスタ６２、ＲＥＱイネーブルレ
ジスタ６３、カウンタ６４およびゲート回路６５〜６９
を備えている。

【００２５】カウンタ制御部６１、カウント値レジスタ
６２およびＲＥＱイネーブルレジスタ６３それぞれは、
ＰＣＩバス１１からアクセスできるように接続されてい
る。カウンタ制御部６１は、ＰＣＩバス１１を介して入
力された制御情報に基づいて、カウンタ６３の計数動作
を制御する。カウント値レジスタ６２は、ＰＣＩバス１
１を介して入力されたデータ転送量を記憶する。ＲＥＱ
イネーブルレジスタ６３は、ＰＣＩバス１１に接続され
得るマスタデバイスの個数と等しいビット数の記憶容量
を有し、各ビットが何れかのマスタデバイスに対応して
いる。ＲＥＱイネーブルレジスタ６３は、ＰＣＩバス１
１を介して入力されたマスタ情報に基づいて、そのマス
タ情報が示すマスタデバイスに対応するビットをアサー
ト状態 "０" にセットする。カウンタ６４は、カウント
値レジスタ６２に記憶されたデータ転送量を初期値とし
て、カウンタ制御部６１により制御されてカウントダウ
ンする。なお、カウント値レジスタ６２およびＲＥＱイ
ネーブルレジスタ６３は一体のものであってもよい。

【００２６】ゲート回路６５は、マスタデバイス１２か
ら出力されるＲＥＱ１信号と、ＲＥＱイネーブルレジス
タ６３のうちマスタデバイス１２に対応するビットの出
力信号とを入力して、両者の負論理の論理積を演算して
出力するゲート回路である。ゲート回路６６は、マスタ
デバイス１３から出力されるＲＥＱ２信号と、ＲＥＱイ
ネーブルレジスタ６３のうちマスタデバイス１３に対応
するビットの出力信号とを入力して、両者の負論理の論
理積を演算して出力するゲート回路である。ゲート回路
６７も同様である、ゲート回路６８は、ゲート回路６５
〜６７それぞれの出力信号を入力し、これらの正論理の
論理積を演算して出力するゲート回路である。ゲート回
路６９は、ゲート回路６８からの出力信号と、ブリッジ
３０から出力されたＴｅｍｐＲＥＱ１信号とを入力し、
これらの負論理の論理和を演算して、その演算結果を２
ｎｄＲＥＱ１信号として出力するゲート回路である。な
お、ブリッジ３０から出力されるＴｅｍｐＲＥＱ１信号
は、ＰＣＩバス１１に接続されている何れかのマスタデ
バイスがＰＣＩバス１２上のデバイスをターゲットとす
るアドレス情報を送出した際に、そのアドレス情報を入
力したブリッジ３０がＰＣＩバス２１の使用権を要求す
る旨を示す信号である。

【００２７】次に、本実施形態に係るバスシステム１お
よびバスアービトレーション制御装置６０の動作につい
て説明する。マスタデバイス１２がターゲットデバイス
２３との間でトランザクションを行う場合を想定する。

【００２８】ＣＰＵ５０は、マスタデバイス１２に対し
てＤＭＡ（Direct Memory Access）の起動をかけるのに
先だって、ホストブリッジ４０およびＰＣＩバス１１を
介してバスアービトレーション制御装置６０に、トラン
ザクションの際に転送されるデータの量、および、トラ
ンザクションの際にマスタデバイス１２がマスタとなる
旨を示すマスタ情報を送る。バスアービトレーション制
御装置６０は、ＰＣＩバス１１を介して入力されたデー
タ転送量をカウント値レジスタ６２に記憶させ、カウン
タ６４の計数値をそのデータ転送量の値に初期化する。
また、バスアービトレーション制御装置６０は、ＰＣＩ
バス１１を介して入力されたマスタ情報に基づいて、そ
のマスタ情報が示すマスタデバイス１２に対応するＲＥ
Ｑイネーブルレジスタ６３のビットをアサート状態 "
０" にセットする。その後、ＣＰＵ５０は、ホストブリ
ッジ４０およびＰＣＩバス１１を介して、マスタデバイ
ス１２に対してＤＭＡの起動をかける。

【００２９】マスタデバイス１２は、トランザクション
開始に先だって、ＰＣＩバス１１およびＰＣＩバス１２
の使用権を獲得する為に、バス使用権要求信号ＲＥＱ１
をアサートする。このバス使用権要求信号ＲＥＱ１は、
ＰＣＩバス１１側のアービタ１４に入力されるととも
に、バスアービトレーション制御装置６０にも入力され
る。

【００３０】アービタ１４は、このマスタデバイス１２
から出力されたバス使用権要求信号ＲＥＱ１を入力す
る。アービタ１４は、マスタデバイス１２からのみバス
使用権要求信号がアサートされている場合には、このマ
スタデバイス１２にＰＣＩバス１１の使用を許可する
が、複数のマスタデバイスよりバス使用権要求信号がア
サートされている場合には、優先順位に従ってアービト
レーションを行い、何れかのマスタデバイスにＰＣＩバ
ス１１の使用を許可する。アービタ１４は、マスタデバ
イス１２にＰＣＩバス１１の使用を許可する際には、バ
ス使用許可信号ＧＮＴ１をアサートして、許可する旨を
マスタデバイス１２に通知する。

【００３１】バスアービトレーション制御装置６０も、
マスタデバイス１２から出力されたバス使用権要求信号
ＲＥＱ１信号を入力する。このとき、マスタデバイス１
２に対応するＲＥＱイネーブルレジスタ６３のビットが
アサート状態にセットされているので、ゲート回路６５
からの出力信号もアサート状態となる。そして、ゲート
回路６８からの出力信号もアサート状態となり、ゲート
回路６９から出力される２ｎｄＲＥＱ１信号もアサート
される。この２ｎｄＲＥＱ１信号は、転送先のＰＣＩバ
ス２１の側のアービタ２４に入力される。なお、ブリッ
ジ３０から出力されるＴｅｍｐＲＥＱ１信号がアサート
されたときも、２ｎｄＲＥＱ１信号はアサートされる
が、これは、本発明を適用しない通常のアービトレーシ
ョンを実施する場合があることを考慮したものである。
アービタ２４は、ブリッジ３０にＰＣＩバス２１の使用
を許可する際には、２ｎｄＧＮＴ１信号をアサートし
て、許可する旨をブリッジ３０に通知する。

【００３２】以上のように、本実施形態では、アービタ
１４およびアービタ２４の双方に対して、ほぼ同時にバ
ス使用権要求が出される、ただし、アービタ１４により
ＧＮＴ１信号がアサートされるタイミングと、アービタ
２４により２ｎｄＧＮＴ１信号がアサートされるタイミ
ングとは、必ずしも同時ではなく、一方が他方より早い
ことがある。

【００３３】先にアービタ１４によりＧＮＴ１信号がア
サートされた場合には、マスタデバイス１２は、ＰＣＩ
バス１１がアイドル状態であることを確認することがで
き次第、ＰＣＩバス１１を使用する旨を示すＦＲＡＭＥ
信号をアサートする。そして、マスタデバイス１２は、
送信先のＰＣＩバス２１の使用許可が得られていなくて
も、送信元のＰＣＩバス１１の使用許可が得られていれ
ば、ＰＣＩバス１１を介してブリッジ３０内のバッファ
部（posted write buffer）にデータを転送する。この
バッファ部がフル状態となる前にアービタ２４により２
ｎｄＧＮＴ１信号がアサートされて、送信先のＰＣＩバ
ス２１の使用許可が得られれば、中断することなく、マ
スタデバイス１２とターゲットデバイス２３との間でト
ランザクションを行うことができる。

【００３４】これとは逆に先にアービタ２４により２ｎ
ｄＧＮＴ１信号がアサートされた場合には、ブリッジ３
０は、転送元ＰＣＩバス１１からデータが送られてくる
までの間、転送先ＰＣＩバス２１に対してＡＤ信号、Ｃ
／ＢＥ信号およびＰＡＲ信号を適切な値に設定してバス
パーキング状態とする。ここで、ＡＤ信号は、アドレス
またはデータを示す信号であり、Ｃ／ＢＥ信号は、バス
コマンドを示す信号であり、ＰＡＲ信号は、ＰＣＩバス
を介してアドレスまたはデータが正しく転送されるか否
かを確認する為のバスパリティを示す信号である。バス
パーキングとは、ＰＣＩバスに接続されている全てのデ
バイスがトランザクションを実行する必要がないとき
に、アービタが或る１つのマスタデバイスに対してＧＮ
Ｔ信号をアサートしている状態を言う。そして、アービ
タ１４によりＧＮＴ１信号がアサートされると、マスタ
デバイス１２は、ＰＣＩバス１１がアイドル状態である
ことを確認することができ次第、ＰＣＩバス１１を使用
する旨を示すＦＲＡＭＥ信号をアサートして、ターゲッ
トデバイス２３との間でトランザクションを行うことが
できる。

【００３５】トランザクション実行中、バスアービトレ
ーション制御装置６０のカウンタ制御部６１は、ＰＣＩ
バス１１に有効な１データフェーズが流れる度に、カウ
ンタ６４をカウントダウンさせる。図３は、バスアービ
トレーション制御装置６０のカウンタ６４における計数
動作を説明するフローチャートである。

【００３６】ＲＥＱイネーブルレジスタ６３の所定のビ
ットをセットしようとすると、図３に示すシーケンスが
開始される。カウンタ制御部６１は、ＲＥＱ１信号がア
サートされているか否かを判断し（ステップＳ１０）、
ＧＮＴ１信号がアサートされているか否かを判断し（ス
テップＳ１１）、ＤＥＶＳＥＬ信号がアサートされてい
るか否かを判断する（ステップＳ１２）。ここで、ＤＥ
ＶＳＥＬ信号は、マスタデバイス１２によりアクセスを
受けたブリッジ３０により、そのアクセスに対する応答
としてアサートされる信号である。これら３つの信号が
全てアサートされたことを確認した後に、次のステップ
に進む。

【００３７】そして、カウンタ制御部６１は、ＩＲＤＹ
信号、ＴＲＤＹ信号およびＤＥＶＳＥＬ信号の全てがア
サートされているか否かを判断する（ステップＳ１
３）。ここで、ＩＲＤＹ信号は、マスタデバイス１２が
トランザクション可能な状態であるときにマスタデバイ
ス１２によりアサートされる信号である。ＴＲＤＹ信号
は、ＰＣＩバス１１上のターゲットであるブリッジ３０
がトランザクション可能な状態であるときにブリッジ３
０によりアサートされる信号である。

【００３８】このステップＳ１３における判断の際に、
ＩＲＤＹ信号、ＴＲＤＹ信号およびＤＥＶＳＥＬ信号の
うち何れかがアサートされていなければ、ＤＥＶＳＥＬ
信号がディアサートされているか否かを判断する（ステ
ップＳ１４）。もし、ＤＥＶＳＥＬ信号がディアサート
されていればステップＳ１０に戻り、ＤＥＶＳＥＬ信号
がアサートされていればステップＳ１３に戻る。

【００３９】一方、ステップＳ１３における判断の際
に、ＩＲＤＹ信号、ＴＲＤＹ信号およびＤＥＶＳＥＬ信
号の全てがアサートされていれば、ＰＣＩバス１１に有
効なデータが流れているので、カウンタ制御部６１はカ
ウンタ６４をカウントダウンさせる（ステップＳ１
５）。そして、カウンタ６４による計数値が０であるか
否かが判断される（ステップＳ１６）。もし、この計数
値が０でなければ、転送されるべきデータが未だ残って
いることになるので、ステップＳ１３に戻る。一方、こ
の計数値が０であれば、転送されるべきデータが全て転
送されたことになるので、カウンタ６４はクリア信号を
出力し、このクリア信号を入力したＲＥＱイネーブルレ
ジスタ６３におけるマスタデバイス１２に対応するビッ
トはクリアされる（ステップＳ１７）。

【００４０】なお、バスクロックの立ち上がり毎にステ
ップＳ１３の判断および条件分岐が行われるように、ス
テップＳ１３〜Ｓ１６の処理はバスクロックの１周期内
に行われる必要がある。

【００４１】ステップＳ１７が終了した時点では、マス
タデバイス１２からブリッジ３０へのデータ転送は終了
して、マスタデバイス１２からＰＣＩバス１１に送出さ
れるＦＲＡＭＥ信号はディアサートされており、転送元
のＰＣＩバス１１は解放される。また、ブリッジ３０か
らターゲットバス２３へのデータ転送が終了すると、ブ
リッジ３０からＰＣＩバス２１に送出されるＦＲＡＭＥ
信号はディアサートされ、転送先のＰＣＩバス２１も解
放される。さらに、マスタデバイス１２から出力される
ＲＥＱ１信号はディアサートされ、ブリッジ３０から出
力されるＴｅｍｐＲＥＱ１信号もディアサートされてい
るので、バスアービトレーション制御装置６０から出力
される２ｎｄＲＥＱ１信号もディアサートされる。

【００４２】図４は、従来のバスシステムにおける各信
号のタイミングおよび本実施形態に係るバスシステムに
おける各信号のタイミングそれぞれを示すタイミングチ
ャートである。同図（ａ）に示す従来の場合のタイミン
グチャートには、マスタデバイス１２から出力されるＲ
ＥＱ１信号、アービタ１４から出力されるＧＮＴ１信
号、転送元のＰＣＩバス１１のＡＤ（アドレス／デー
タ）信号、ブリッジ３０から出力される２ｎｄＲＥＱ１
信号、アービタ２４から出力される２ｎｄＧＮＴ１信
号、および、転送先のＰＣＩバス２１の２ｎｄＡＤ信号
それぞれが示されている。同図（ｂ）に示す本実施形態
の場合のタイミングチャートには、ＲＥＱ１信号、ＧＮ
Ｔ１信号、転送元のＰＣＩバス１１のＡＤ信号、バスア
ービトレーション制御装置６０から出力される２ｎｄＲ
ＥＱ１信号、２ｎｄＧＮＴ１信号、および、転送先のＰ
ＣＩバス２１の２ｎｄＡＤ信号それぞれが示されてい
る。

【００４３】同図（ａ）に示すように、従来の場合に
は、マスタデバイス１２によりＲＥＱ１信号がアサート
された後にアービタ１４によりＧＮＴ１信号がアサート
されるまでに１回目のアービトレーション・レイテンシ
が生じる。そして、その後に、ブリッジ３０により２ｎ
ｄＲＥＱ１信号がアサートされた後にアービタ２４によ
り２ｎｄＧＮＴ１信号がアサートされるまでに２回目の
アービトレーション・レイテンシが生じる。したがっ
て、従来の場合には、これら２つのアービトレーション
・レイテンシを経た後に、ブリッジ３０からターゲット
デバイス２３へのデータ転送が開始される。

【００４４】一方、同図（ｂ）に示すように、本実施形
態の場合には、マスタデバイス１２によりＲＥＱ１信号
がアサートされると略同時に、バスアービトレーション
制御装置６０により２ｎｄＲＥＱ１信号もアサートされ
る。したがって、本実施形態の場合には、アービタ１４
によりＧＮＴ１信号がアサートされるまでのアービトレ
ーション・レイテンシ、および、アービタ２４により２
ｎｄＧＮＴ１信号がアサートされるまでのアービトレー
ション・レイテンシのうちで、より長時間のものを経た
後に、ブリッジ３０からターゲットデバイス２３へのデ
ータ転送が開始される。すなわち、本実施形態では、実
質的に１回分のアービトレーション・レイテンシを経た
後に、ブリッジ３０からターゲットデバイス２３へのデ
ータ転送が開始される。したがって、本実施形態では、
マスタデバイス１２がＲＥＱ１信号をアサートしてから
ターゲットデバイス２３へのデータ転送が開始されるま
でに要する時間が短縮される。

【００４５】また、本実施形態の場合には、従来の場合
と比較して２ｎｄＧＮＴ１信号が早期にアサートされる
ことから、ブリッジ３０内のバッファ部（posted write
buffer）がフル状態となる前に送信先のＰＣＩバス２
１の使用許可が得られる確率が高くなる。すなわち、タ
ーゲット・ディスコネクトされることなくマスタデバイ
ス１２とターゲットデバイス２３との間でトランザクシ
ョンを開始することができる確率が高くなる。したがっ
て、この点でも、アービトレーション・レイテンシは削
減され、トランザクションに要する時間が大幅に短縮さ
れる。

【００４６】さらに、本実施形態において、マスタデバ
イス１２が図６に示したようなＨＤＤを含むものである
場合を想定し、マスタデバイス１２が有しているＦＩＦ
Ｏバッファ部の容量が６４バイトであって、マスタデバ
イス１２からターゲットデバイス２３へ転送すべきデー
タ量が１６Ｍバイトであるとする。この場合、ＦＩＦＯ
バッファ部に６４バイトのデータが蓄積されるとＰＣＩ
バス１１の使用権が獲得されて６４バイト単位のデータ
転送が行われ、その後にＦＩＦＯバッファ部に次の６４
バイトのデータが蓄積されるまでの間はＰＣＩバス１１
は解放される。このようなバス使用権の獲得と解放とか
らなる動作が約２６万回も繰り返し行われる。このよう
な場合、従来技術では約５２万回のアービトレーション
・レイテンシが発生するのに対して、本実施形態では、
約２６万回分に相当するアービトレーション・レイテン
シが発生するのみであり、トランザクションに要する時
間は従来の場合と比べて大幅に短縮される。

【００４７】本発明は、上記実施形態に限定されるもの
ではなく種々の変形が可能である。例えば、アービタ１
４およびアービタ２４はブリッジ３０と一体であっても
よいし、バスアービトレーション制御装置６０もブリッ
ジ３０と一体であってもよい。このようにして、各アー
ビタやバスアービトレーション制御装置６０それぞれ
は、その設定等をＰＣＩアドレス空間にマッピングして
おくことにより、ＣＰＵ５０がＰＣＩバス１１を介して
アクセスすることで設定することができる。

【００４８】また、上記実施形態に係るバスアービトレ
ーション制御装置６０は、ＰＣＩバス１１に接続された
デバイスがマスタとなる場合を考慮したものであるが、
ＰＣＩバス２１に接続されたデバイスがマスタとなる場
合をも考慮すると、上記のようなバスアービトレーショ
ン制御装置を２組設けておくのが好適である。

【００４９】

【発明の効果】以上、詳細に説明したとおり、本発明に
よれば、第１のバスおよび第２のバスそれぞれの側のア
ービタに対して略同時にバス使用権要求信号が送られ
る。したがって、実質的に１回分のアービトレーション
・レイテンシを経た後にマスタデバイスとターゲットデ
バイスとの間のトランザクションが開始されるので、ま
た、ターゲット・ディスコネクトされることなくトラン
ザクションが開始される確率が高くなるので、トランザ
クションが開始されるまでに要する時間が短縮される。

【００５０】また、マスタデバイスおよびターゲットデ
バイスの双方または何れか一方がアクセス速度が遅い記
憶部を有する場合には、バス使用権の獲得と解放とから
なる動作が繰り返し行われるが、このような場合であっ
ても、アービトレーション・レイテンシの発生は最小限
に抑えられ、トランザクションに要する時間は短縮され
る。

【図面の簡単な説明】

【図１】 本実施形態に係るバスシステムの概略構成を
示す図である。

【図２】 本実施形態に係るバスアービトレーション制
御装置の概略構成を示す図である。

【図３】 本実施形態に係るバスアービトレーション制
御装置のカウンタにおける計数動作を説明するフローチ
ャートである。

【図４】 従来のバスシステムにおける各信号のタイミ
ングおよび本実施形態に係るバスシステムにおける各信
号のタイミングそれぞれを示すタイミングチャートであ
る。

【図５】 ブリッジを介して接続された２つのＰＣＩバ
スを含むバスシステムの１構成例を示す図である。

【図６】 記憶装置を含むマスタデバイスの構成を示す
図である。

【図７】 ＳＣＳＩバスによるデータ読出とＰＣＩバス
によるデータ転送との関係を示す図である。

【符号の説明】

１…バスシステム、１１…ＰＣＩバス、１２，１３…マ
スタデバイス、１４…アービタ、２１…ＰＣＩバス、２
２…マスタデバイス、２３…ターゲットデバイス、２４
…アービタ、３０…ブリッジ、４０…ホストブリッジ、
５０…ＣＰＵ、６０…バスアービトレーション制御装
置、６１…カウンタ制御部、６２…カウント値レジス
タ、６３…ＲＥＱイネーブルレジスタ、６４…カウン
タ、６５〜６９…ゲート回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ブリッジを介して互いに接続された第１
   のバスおよび第２のバスのうち前記第１のバスに接続さ
   れたマスタデバイスと前記第２のバスに接続されたター
   ゲットデバイスとの間のトランザクションの際にバスア
   ービトレーションを行うバスアービトレーション制御装
   置であって、 前記マスタデバイスから出力されたバス使用権要求信号
   を入力する入力手段と、 前記トランザクションが前記第１のバスおよび前記第２
   のバスの双方を使用するものであるときに、前記入力手
   段により入力された前記バス使用権要求信号を、前記第
   ２のバスのアービトレーションを行うアービタへ送出す
   る出力手段と、 を備えることを特徴とするバスアービトレーション制御
   装置。
2. 【請求項２】 前記トランザクションの際のデータ転送
   予定量を入力し記憶する記憶手段と、 前記トランザクションの実行中に前記マスタデバイスと
   前記ターゲットデバイスとの間のデータ転送量を計数す
   る計数手段と、 前記計数手段により計数されたデータ転送量が前記記憶
   手段により記憶されたデータ転送予定量と一致したとき
   に、前記第１のバスおよび前記第２のバスそれぞれを通
   常のアービトレーションに復帰させる復帰手段と、 を更に備えることを特徴とする請求項１記載のバスアー
   ビトレーション制御装置。
3. 【請求項３】 ブリッジを介して互いに接続された第１
   のバスおよび第２のバスを有するバスシステムであっ
   て、 前記第１のバスに接続されたマスタデバイスと、 前記第２のバスに接続されたターゲットデバイスと、 前記マスタデバイスから出力されたバス使用権要求信号
   を入力して前記第１のバスのアービトレーションを行う
   第１のアービタと、 前記第２のバスのアービトレーションを行う第２のアー
   ビタと、 前記マスタデバイスと前記ターゲットデバイスとの間の
   トランザクションが前記第１のバスおよび前記第２のバ
   スの双方を使用するものであるときに、前記マスタデバ
   イスから出力された前記バス使用権要求信号を前記第２
   のアービタに送出する請求項１記載のバスアービトレー
   ション制御装置と、 を備えることを特徴とするバスシステム。
4. 【請求項４】 前記マスタデバイスおよび前記ターゲッ
   トデバイスの双方または何れか一方は、 データを記憶する記憶部と、 前記記憶部との間でデータを送受するとともに、前記第
   １のバスおよび前記第２のバスのうち接続されているバ
   スとの間でもデータを送受するバッファ部と、 を有していることを特徴とする請求項３記載のバスシス
   テム。