JP3231596B2 - 待ち時間及びシャドー・タイマを有するバス・システム - Google Patents
待ち時間及びシャドー・タイマを有するバス・システムInfo
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Description
【０００１】
【発明の属する技術分野】本発明は周辺コンポーネント
相互接続（ＰＣＩ：Peripheral Component Interconnec
t）バス・システムを有するコンピュータ・システムに
関し、特に、待ち時間（latency）及びシャドー・タイ
マ（shadow timer）を有するこうしたＰＣＩバス・シス
テムに関する。
相互接続（ＰＣＩ：Peripheral Component Interconnec
t）バス・システムを有するコンピュータ・システムに
関し、特に、待ち時間（latency）及びシャドー・タイ
マ（shadow timer）を有するこうしたＰＣＩバス・シス
テムに関する。
【０００２】
【従来の技術】周辺装置を含む様々なコンピュータ・コ
ンポーネント間の通信を提供するシステム・バスが知ら
れている。また所与のバス・サイクルにおいて、マスタ
装置と呼ばれる１つの装置だけがシステム・バスを介し
て通信できることが知られている。従って、システム・
バスへのアクセスを制御するためにデータを伝送しよう
とする装置は、最初にバスを調停して、許可権（gran
t）を受信しなければならない。従来のシステムでは、
マスタ装置はデータ伝送が完了するまでバスを解放しな
い。
ンポーネント間の通信を提供するシステム・バスが知ら
れている。また所与のバス・サイクルにおいて、マスタ
装置と呼ばれる１つの装置だけがシステム・バスを介し
て通信できることが知られている。従って、システム・
バスへのアクセスを制御するためにデータを伝送しよう
とする装置は、最初にバスを調停して、許可権（gran
t）を受信しなければならない。従来のシステムでは、
マスタ装置はデータ伝送が完了するまでバスを解放しな
い。
【０００３】しかしながら、マスタ装置はシステム・バ
スの制御を解放することも強いられる。こうした状況
は、別の装置がバスのマスタ権を要求するときに発生す
る。バス・アービタが許可権を要求装置に移行すると決
定すると、アービタはマスタ装置に対する許可権を取り
消し（deassert）、マスタ権を要求装置に与える。この
状況では、マスタ装置はバスを解放するまでに１サイク
ルを有するに過ぎない。
スの制御を解放することも強いられる。こうした状況
は、別の装置がバスのマスタ権を要求するときに発生す
る。バス・アービタが許可権を要求装置に移行すると決
定すると、アービタはマスタ装置に対する許可権を取り
消し（deassert）、マスタ権を要求装置に与える。この
状況では、マスタ装置はバスを解放するまでに１サイク
ルを有するに過ぎない。
【０００４】システム・バスを効率的に使用するように
開発されたシステムに、周辺コンポーネント相互接続
（ＰＣＩ）アーキテクチャがある。ＰＣＩシステムで
は、各装置は待ち時間タイマ及び所定の待ち時間値を提
供される。一般的なＰＣＩシステムが図１に示される。
既知のＰＣＩシステムの詳細な説明は、例えばPCI Loca
lBus Specification、Revision 2．0、Copyright 199
2、1993、PCI Special Interest Group及びPCI to PCI
Bridge Architecture Specification、Revision 1．0、
1994（original issue）、PCI Special Interest Group
などで述べられている。
開発されたシステムに、周辺コンポーネント相互接続
（ＰＣＩ）アーキテクチャがある。ＰＣＩシステムで
は、各装置は待ち時間タイマ及び所定の待ち時間値を提
供される。一般的なＰＣＩシステムが図１に示される。
既知のＰＣＩシステムの詳細な説明は、例えばPCI Loca
lBus Specification、Revision 2．0、Copyright 199
2、1993、PCI Special Interest Group及びPCI to PCI
Bridge Architecture Specification、Revision 1．0、
1994（original issue）、PCI Special Interest Group
などで述べられている。
【０００５】図１を参照すると、ＣＰＵ１０はキャッシ
ュ２０及びホスト・ブリッジ３０に接続される。ホスト
・ブリッジ３０は、システム・メモリ４０及びシステム
・バス５０に接続される。システム・バス５０へのアク
セスはバス・アービタ６０により制御され、これはシス
テム・バス５０の統合部分を含みうる。システム・バス
５０は様々な周辺装置間、及び周辺装置とホスト・ブリ
ッジ間の通信を可能にするために使用される。説明の都
合上、４つの周辺装置１００、２００、３００及び４０
０が図１には示されるが、当業者には理解されるよう
に、装置の数は特定のシステム構成に応じて変化しう
る。
ュ２０及びホスト・ブリッジ３０に接続される。ホスト
・ブリッジ３０は、システム・メモリ４０及びシステム
・バス５０に接続される。システム・バス５０へのアク
セスはバス・アービタ６０により制御され、これはシス
テム・バス５０の統合部分を含みうる。システム・バス
５０は様々な周辺装置間、及び周辺装置とホスト・ブリ
ッジ間の通信を可能にするために使用される。説明の都
合上、４つの周辺装置１００、２００、３００及び４０
０が図１には示されるが、当業者には理解されるよう
に、装置の数は特定のシステム構成に応じて変化しう
る。
【０００６】各周辺装置１００、２００、３００及び４
００は、それぞれの入出力マスタ（Ｉ／Ｏ−ＤＭＡマス
タ）１１０、２１０、３１０及び４１０を介して、シス
テム・バス５０に接続され、これらの入出力マスタはそ
れぞれの待ち時間タイマ１２０、２２０、３２０及び４
２０、及びそれぞれの待ち時間値Ｌ1、Ｌ2、Ｌ3及びＬ4
を有する。各待ち時間値Ｌiは一般に、特定のバス・サ
イクル数により定義される。更に１対の要求（REQ#）及
び許可またはグラント（GRT#）信号線（図示せず）が、
それぞれのＩ／Ｏ−ＤＭＡマスタ１１０、２１０、３１
０、４１０とアービタ６０との間に接続される。
００は、それぞれの入出力マスタ（Ｉ／Ｏ−ＤＭＡマス
タ）１１０、２１０、３１０及び４１０を介して、シス
テム・バス５０に接続され、これらの入出力マスタはそ
れぞれの待ち時間タイマ１２０、２２０、３２０及び４
２０、及びそれぞれの待ち時間値Ｌ1、Ｌ2、Ｌ3及びＬ4
を有する。各待ち時間値Ｌiは一般に、特定のバス・サ
イクル数により定義される。更に１対の要求（REQ#）及
び許可またはグラント（GRT#）信号線（図示せず）が、
それぞれのＩ／Ｏ−ＤＭＡマスタ１１０、２１０、３１
０、４１０とアービタ６０との間に接続される。
【０００７】ＰＣＩシステムの動作について述べるため
に、周辺装置１００が周辺装置２００にデータを転送す
る過程について説明する。他の周辺装置がデータを転送
しようとする場合にも同様の過程が発生する。データを
周辺装置２００に転送するために、周辺装置１００はシ
ステム・バス５０を調停しなければならない。従って、
Ｉ／Ｏ−ＤＭＡマスタ１１０が要求をバス・アービタ６
０に送信する。（ここで使用する用語は時に一般化され
る。例えばＰＣＩ用語では、このステップは、装置１０
０によるREQ#のアサートに等価である。またＰＣＩ用語
において、"＃"記号は"ロウ・アクティブ"を表し、以降
ではそれぞれのＰＣＩ信号を指定するために使用され
る。）バス・アービタ６０が、周辺装置１００がシステ
ム・バス５０をアクセスすることを判断すると、アービ
タはグラント（GNT#）をＩ／Ｏ−ＤＭＡマスタ１１０に
送信する。すると周辺装置１００は、適切なコマンド
（読出し、書込みなど）及びターゲットのアドレスを、
それぞれのバス・ライン（図示せず）上に送信すること
によりFRAME#をアサート（出力）し、データ伝送を開始
する。（FRAME#は、一般にマスタ装置がバスを介して通
信していることを示すＰＣＩコマンドである。）同時
に、待ち時間タイマ１２０が増分を開始する。
に、周辺装置１００が周辺装置２００にデータを転送す
る過程について説明する。他の周辺装置がデータを転送
しようとする場合にも同様の過程が発生する。データを
周辺装置２００に転送するために、周辺装置１００はシ
ステム・バス５０を調停しなければならない。従って、
Ｉ／Ｏ−ＤＭＡマスタ１１０が要求をバス・アービタ６
０に送信する。（ここで使用する用語は時に一般化され
る。例えばＰＣＩ用語では、このステップは、装置１０
０によるREQ#のアサートに等価である。またＰＣＩ用語
において、"＃"記号は"ロウ・アクティブ"を表し、以降
ではそれぞれのＰＣＩ信号を指定するために使用され
る。）バス・アービタ６０が、周辺装置１００がシステ
ム・バス５０をアクセスすることを判断すると、アービ
タはグラント（GNT#）をＩ／Ｏ−ＤＭＡマスタ１１０に
送信する。すると周辺装置１００は、適切なコマンド
（読出し、書込みなど）及びターゲットのアドレスを、
それぞれのバス・ライン（図示せず）上に送信すること
によりFRAME#をアサート（出力）し、データ伝送を開始
する。（FRAME#は、一般にマスタ装置がバスを介して通
信していることを示すＰＣＩコマンドである。）同時
に、待ち時間タイマ１２０が増分を開始する。
【０００８】周辺装置１００がデータを伝送する間、別
の装置、例えば周辺装置３００がシステム・バス５０の
制御を調停するかもしれない。この時、バス・アービタ
６０は次にマスタ装置１００に対するGNT#を取り消し、
マスタ権を要求周辺装置３００へ与えるように決定する
こともありうる。待ち時間タイマ１２０が待ち時間値Ｌ
1に達する以前に、周辺装置１００がデータ伝送を完了
するとＩ／Ｏ−ＤＭＡマスタ１１０はシステム・バス５
０を解放し、周辺装置３００がマスタ装置となる。
の装置、例えば周辺装置３００がシステム・バス５０の
制御を調停するかもしれない。この時、バス・アービタ
６０は次にマスタ装置１００に対するGNT#を取り消し、
マスタ権を要求周辺装置３００へ与えるように決定する
こともありうる。待ち時間タイマ１２０が待ち時間値Ｌ
1に達する以前に、周辺装置１００がデータ伝送を完了
するとＩ／Ｏ−ＤＭＡマスタ１１０はシステム・バス５
０を解放し、周辺装置３００がマスタ装置となる。
【０００９】しかしながら、周辺装置１００がそのデー
タ転送を完了していない場合には、待ち時間タイマ１２
０が待ち時間値Ｌ1に達するまで伝送が継続される。こ
の時点でＩ／Ｏ−ＤＭＡマスタ１１０は、バス・アービ
タ６０がGNT#を取り消したかどうかをチェックしなけれ
ばならない。取り消している場合、マスタ装置１００は
データを伝送するために追加の１サイクルを割当てら
れ、その後、Ｉ／Ｏ−ＤＭＡマスタ１１０がシステム・
バス５０の制御を解放しなければならない。
タ転送を完了していない場合には、待ち時間タイマ１２
０が待ち時間値Ｌ1に達するまで伝送が継続される。こ
の時点でＩ／Ｏ−ＤＭＡマスタ１１０は、バス・アービ
タ６０がGNT#を取り消したかどうかをチェックしなけれ
ばならない。取り消している場合、マスタ装置１００は
データを伝送するために追加の１サイクルを割当てら
れ、その後、Ｉ／Ｏ−ＤＭＡマスタ１１０がシステム・
バス５０の制御を解放しなければならない。
【００１０】逆に、待ち時間タイマ１２０が待ち時間値
Ｌ1に達したが、アービタ６０がGNT#を取り消していな
い場合には、マスタ装置１００はデータ伝送を継続しう
る。しかしながら、このサイクルから先Ｉ／Ｏ−ＤＭＡ
マスタ１１０は毎サイクルごとに、GNT#が取り消された
かどうかをチェックし、取り消されたと判断すると、即
時システム・バス５０を解放しなければならない。
Ｌ1に達したが、アービタ６０がGNT#を取り消していな
い場合には、マスタ装置１００はデータ伝送を継続しう
る。しかしながら、このサイクルから先Ｉ／Ｏ−ＤＭＡ
マスタ１１０は毎サイクルごとに、GNT#が取り消された
かどうかをチェックし、取り消されたと判断すると、即
時システム・バス５０を解放しなければならない。
【００１１】図１のシステムにおいて、周辺装置１０
０、２００、３００または４００のいずれか１つだけが
FRAME#をアサートし、マスタ装置として機能することが
できる。すなわち所与の時刻において、２つの装置間で
のみシステム・バス５０を介する通信が可能である。従
って、従来ＰＣＩアーキテクチャは、複数の周辺装置が
同時に通信することを可能にするように、複数のバスを
有するシステムにおいて実現されてきた。
０、２００、３００または４００のいずれか１つだけが
FRAME#をアサートし、マスタ装置として機能することが
できる。すなわち所与の時刻において、２つの装置間で
のみシステム・バス５０を介する通信が可能である。従
って、従来ＰＣＩアーキテクチャは、複数の周辺装置が
同時に通信することを可能にするように、複数のバスを
有するシステムにおいて実現されてきた。
【００１２】一般的なＰＣＩ多重ブリッジ・システムが
図２に示され、ここでは図１に示される要素と類似の要
素は同一の参照番号で示される。説明の都合上、４つの
周辺装置１００、２００、３００、４００、及び２つの
バス８０、９０が示される。
図２に示され、ここでは図１に示される要素と類似の要
素は同一の参照番号で示される。説明の都合上、４つの
周辺装置１００、２００、３００、４００、及び２つの
バス８０、９０が示される。
【００１３】図２において、ホスト・ブリッジ３０はＰ
ＣＩ間ブリッジ７０を介して、１次バス８０及び２次バ
ス９０に接続される。この例では、周辺装置１００及び
２００が１次バス８０に接続され、周辺装置３００及び
４００が２次バスに接続されるように示される。しかし
ながら、当業者には、他の構成も可能であることが理解
されよう。
ＣＩ間ブリッジ７０を介して、１次バス８０及び２次バ
ス９０に接続される。この例では、周辺装置１００及び
２００が１次バス８０に接続され、周辺装置３００及び
４００が２次バスに接続されるように示される。しかし
ながら、当業者には、他の構成も可能であることが理解
されよう。
【００１４】１次バス８０及び２次バス９０のマスタ権
は、バス・アービタ８２及び９２により、それぞれ制御
される。バス・アービタ８２及び９２は、ＰＣＩ間ブリ
ッジ７０の２つのそれぞれのパーツとして示されるが、
これらは例えば、１次バス８０及び２次バス９０のそれ
ぞれの統合部品を構成する単一の要素として、または複
数の要素として実現されることもできる。
は、バス・アービタ８２及び９２により、それぞれ制御
される。バス・アービタ８２及び９２は、ＰＣＩ間ブリ
ッジ７０の２つのそれぞれのパーツとして示されるが、
これらは例えば、１次バス８０及び２次バス９０のそれ
ぞれの統合部品を構成する単一の要素として、または複
数の要素として実現されることもできる。
【００１５】図２のＰＣＩシステムでは、周辺装置１０
０と周辺装置２００との間の通信は１次バス８０を介し
て達成され、周辺装置２００と周辺装置３００との間の
通信は２次バス９０を介して達成される。これらの通信
は、図１に関連して述べられたのと同様である。しかし
ながら、１次バスに接続される周辺装置１００及び２０
０のいずれかが、２次バス９０に接続される周辺装置３
００または４００の一方と通信する場合には異なるプロ
シージャに従う。こうしたプロシージャは、一般に、２
レベル・アービトレーションとして参照される。説明の
都合上、周辺装置１００が周辺装置３００にデータを伝
送しようとする場合について述べることにする。
０と周辺装置２００との間の通信は１次バス８０を介し
て達成され、周辺装置２００と周辺装置３００との間の
通信は２次バス９０を介して達成される。これらの通信
は、図１に関連して述べられたのと同様である。しかし
ながら、１次バスに接続される周辺装置１００及び２０
０のいずれかが、２次バス９０に接続される周辺装置３
００または４００の一方と通信する場合には異なるプロ
シージャに従う。こうしたプロシージャは、一般に、２
レベル・アービトレーションとして参照される。説明の
都合上、周辺装置１００が周辺装置３００にデータを伝
送しようとする場合について述べることにする。
【００１６】周辺装置１００が周辺装置３００にデータ
を伝送するために、周辺装置１００は最初に１次バス８
０を調停しなければならない。従って、Ｉ／Ｏ−ＤＭＡ
マスタ１１０は要求をバス・アービタ８２に送信する
（REQ#をアサートする）。バス・アービタ８２がGNT#を
送信すると、周辺装置１００は、適切なコマンド及びタ
ーゲットのアドレスをそれぞれのバス・ライン（図示せ
ず）上に送信することによりFRAME#をアサートする。Ｐ
ＣＩ間ブリッジ７０は、アドレスのターゲットが２次バ
ス９０に接続されていることを認識し、従って、マスタ
装置１００を待ち状態に維持し、２次バス９０を調停す
る。
を伝送するために、周辺装置１００は最初に１次バス８
０を調停しなければならない。従って、Ｉ／Ｏ−ＤＭＡ
マスタ１１０は要求をバス・アービタ８２に送信する
（REQ#をアサートする）。バス・アービタ８２がGNT#を
送信すると、周辺装置１００は、適切なコマンド及びタ
ーゲットのアドレスをそれぞれのバス・ライン（図示せ
ず）上に送信することによりFRAME#をアサートする。Ｐ
ＣＩ間ブリッジ７０は、アドレスのターゲットが２次バ
ス９０に接続されていることを認識し、従って、マスタ
装置１００を待ち状態に維持し、２次バス９０を調停す
る。
【００１７】その間に、装置１００がバス８０からGNT#
を受信すると、待ち時間タイマ１２０が増分を開始す
る。装置１００はFRAME#をアサートするが、この時点で
はデータは伝送されない。なぜなら装置３００が接続さ
れる２次バス９０のマスタ権が確立されていないからで
ある。しかしながら、待ち時間タイマ１２０は、Ｉ／Ｏ
−ＤＭＡマスタ１１０が１次バス８０のFRAME#をアサー
トする瞬間から増分を開始しているので、タイマ１２０
はＰＣＩ間ブリッジ７０が２次バス９０からGNT#を受信
する以前に、待ち時間値Ｌ1に達する可能性がある。
を受信すると、待ち時間タイマ１２０が増分を開始す
る。装置１００はFRAME#をアサートするが、この時点で
はデータは伝送されない。なぜなら装置３００が接続さ
れる２次バス９０のマスタ権が確立されていないからで
ある。しかしながら、待ち時間タイマ１２０は、Ｉ／Ｏ
−ＤＭＡマスタ１１０が１次バス８０のFRAME#をアサー
トする瞬間から増分を開始しているので、タイマ１２０
はＰＣＩ間ブリッジ７０が２次バス９０からGNT#を受信
する以前に、待ち時間値Ｌ1に達する可能性がある。
【００１８】ＰＣＩ間ブリッジ７０が２次バス９０から
GNT#を受信する以前に、待ち時間値Ｌ1に達すると、Ｉ
／Ｏ−ＤＭＡマスタ１１０は１次バス８０を解放するよ
うに要求される以前に、データの転送のために１サイク
ルだけを有することになる。その結果、周辺装置１００
は、その待ち時間Ｌ1により定義されたサイクル数の代
わりに１サイクルの間だけデータを転送することができ
る。従って、この状況が発生すると、データのほんの１
部、すなわち１サイクルに相当するデータだけが、装置
１００からターゲット装置３００に転送されることにな
る。更にＰＣＩ間ブリッジ７０が２次バス９０を調停す
る間、１次バス８０及びＰＣＩ間ブリッジ７０が、周辺
装置１００により無駄に制御されることになる。１サイ
クルの間だけデータが転送されるので、浪費期間は待ち
時間値Ｌ1に匹敵する。
GNT#を受信する以前に、待ち時間値Ｌ1に達すると、Ｉ
／Ｏ−ＤＭＡマスタ１１０は１次バス８０を解放するよ
うに要求される以前に、データの転送のために１サイク
ルだけを有することになる。その結果、周辺装置１００
は、その待ち時間Ｌ1により定義されたサイクル数の代
わりに１サイクルの間だけデータを転送することができ
る。従って、この状況が発生すると、データのほんの１
部、すなわち１サイクルに相当するデータだけが、装置
１００からターゲット装置３００に転送されることにな
る。更にＰＣＩ間ブリッジ７０が２次バス９０を調停す
る間、１次バス８０及びＰＣＩ間ブリッジ７０が、周辺
装置１００により無駄に制御されることになる。１サイ
クルの間だけデータが転送されるので、浪費期間は待ち
時間値Ｌ1に匹敵する。
【００１９】或いは、待ち時間タイマ１２０が待ち時間
値Ｌ1に達する以前に、ＰＣＩ間ブリッジ７０が２次バ
ス９０からGNT#を受信するものの、残りの時間が全ての
データを伝送するのに不十分であるかも知れない。従っ
て、周辺装置１００は、その待ち時間値Ｌ1により定義
されるサイクル数よりも短い期間、データを転送するこ
とになり、待ち時間値Ｌ1の期間の１部がデータ転送の
ためにではなく、ターゲット装置への接続を確立するた
めに割当てられ、浪費されることになる。
値Ｌ1に達する以前に、ＰＣＩ間ブリッジ７０が２次バ
ス９０からGNT#を受信するものの、残りの時間が全ての
データを伝送するのに不十分であるかも知れない。従っ
て、周辺装置１００は、その待ち時間値Ｌ1により定義
されるサイクル数よりも短い期間、データを転送するこ
とになり、待ち時間値Ｌ1の期間の１部がデータ転送の
ためにではなく、ターゲット装置への接続を確立するた
めに割当てられ、浪費されることになる。
【００２０】従って、完了トランザクションの数を増や
すために、待ち時間値Ｌi（ｉは任意の周辺装置１０
０、２００、３００または４００を指定）が最大許容値
にセットされることになろう。例えば既存のシステムで
は、これは最大２５６データ・サイクルにセットされた
りする（制限要因はレジスタのビット数である）。しか
しながら、マスタ装置が同一のバスに接続される装置と
通信しているときには、これはマスタ装置に不釣り合い
に大きな分量の総許容時間を提供する。当業者には既知
のように、特定の装置については余りにも長い期間待ち
状態を維持することができない点で時間に敏感と言え
る。従って、マスタ装置が最大許容待ち時間の間にFRAM
E#をアサートすると、こうした時間に敏感な装置はバス
を獲得することができず、機能停止となりうる。こうし
た状況は、機能停止装置においてデータの腐敗を生成し
うる。
すために、待ち時間値Ｌi（ｉは任意の周辺装置１０
０、２００、３００または４００を指定）が最大許容値
にセットされることになろう。例えば既存のシステムで
は、これは最大２５６データ・サイクルにセットされた
りする（制限要因はレジスタのビット数である）。しか
しながら、マスタ装置が同一のバスに接続される装置と
通信しているときには、これはマスタ装置に不釣り合い
に大きな分量の総許容時間を提供する。当業者には既知
のように、特定の装置については余りにも長い期間待ち
状態を維持することができない点で時間に敏感と言え
る。従って、マスタ装置が最大許容待ち時間の間にFRAM
E#をアサートすると、こうした時間に敏感な装置はバス
を獲得することができず、機能停止となりうる。こうし
た状況は、機能停止装置においてデータの腐敗を生成し
うる。
【００２１】更に、最大許容待ち時間を割当てられたマ
スタ装置が、ＰＣＩ間ブリッジ７０を介してトランザク
ションを開始すると、待ち時間値の１部がターゲットの
バスを調停するために費やされる。ターゲットのバスの
調停の間、待ち時間タイマが満了になると最大許容待ち
時間の１サイクルだけがデータ伝送に当てられる。従っ
て、装置が最大許容待ち時間を割当てられるシステムで
は、例えば１データ・サイクルだけがデータ転送に使用
される場合などのように、ＰＣＩ間ブリッジ７０を介す
る各不完全なトランザクションが、長い浪費期間を生む
ことになる。
スタ装置が、ＰＣＩ間ブリッジ７０を介してトランザク
ションを開始すると、待ち時間値の１部がターゲットの
バスを調停するために費やされる。ターゲットのバスの
調停の間、待ち時間タイマが満了になると最大許容待ち
時間の１サイクルだけがデータ伝送に当てられる。従っ
て、装置が最大許容待ち時間を割当てられるシステムで
は、例えば１データ・サイクルだけがデータ転送に使用
される場合などのように、ＰＣＩ間ブリッジ７０を介す
る各不完全なトランザクションが、長い浪費期間を生む
ことになる。
【００２２】
【発明が解決しようとする課題】従って、本発明の目的
は、バス・マスタ権のより優れた管理を有するコンピュ
ータ・システムを提供することである。更に本発明は、
あるシステム・バスに接続されるマスタ装置が、その装
置の待ち時間値に等しい期間、別のシステム・バスに接
続されるターゲット装置にデータを伝送できるＰＣＩシ
ステムを提供する。
は、バス・マスタ権のより優れた管理を有するコンピュ
ータ・システムを提供することである。更に本発明は、
あるシステム・バスに接続されるマスタ装置が、その装
置の待ち時間値に等しい期間、別のシステム・バスに接
続されるターゲット装置にデータを伝送できるＰＣＩシ
ステムを提供する。
【００２３】
【課題を解決するための手段】本発明によれば、ＰＣＩ
システムは、シャドー・レジスタ及びシャドー・タイマ
を提供される。マスタ装置が別のバスに接続されるター
ゲット装置を指定するアドレスを送信するとき、装置の
待ち時間値がシャドー・レジスタに記録される。ＰＣＩ
間ブリッジが次にターゲット・バスを調停する。この調
停期間中、マスタ装置の待ち時間タイマが増分される
が、シャドー・タイマはＰＣＩ間ブリッジがGNT#を受信
し、データ転送が開始されるまで増分を開始しない。従
って、本発明のシステムでは、バス・アービタはシャド
ー・タイマが待ち時間値に達するか、マスタ装置がその
データ伝送の完了後にバスを解放するまで、GNT#を取り
消さない。このことは、マスタ装置がその待ち時間値に
等しい期間をデータの伝送のために割当てられることを
保証する。すなわちマスタ装置の待ち時間タイマがその
待ち時間値に達したとしても、マスタ装置はバスを解放
することを要求されない。なぜならシャドー・タイマが
待ち時間値に達する以前に、バス・アービタがGNT#を取
り消すことがないからである。
システムは、シャドー・レジスタ及びシャドー・タイマ
を提供される。マスタ装置が別のバスに接続されるター
ゲット装置を指定するアドレスを送信するとき、装置の
待ち時間値がシャドー・レジスタに記録される。ＰＣＩ
間ブリッジが次にターゲット・バスを調停する。この調
停期間中、マスタ装置の待ち時間タイマが増分される
が、シャドー・タイマはＰＣＩ間ブリッジがGNT#を受信
し、データ転送が開始されるまで増分を開始しない。従
って、本発明のシステムでは、バス・アービタはシャド
ー・タイマが待ち時間値に達するか、マスタ装置がその
データ伝送の完了後にバスを解放するまで、GNT#を取り
消さない。このことは、マスタ装置がその待ち時間値に
等しい期間をデータの伝送のために割当てられることを
保証する。すなわちマスタ装置の待ち時間タイマがその
待ち時間値に達したとしても、マスタ装置はバスを解放
することを要求されない。なぜならシャドー・タイマが
待ち時間値に達する以前に、バス・アービタがGNT#を取
り消すことがないからである。
【００２４】
【発明の実施の形態】本発明の実施例によるＰＣＩアー
キテクチャが図３に示され、ここでは図２と類似の要素
は、同一の参照番号で示される。図３において、ＰＣＩ
間ブリッジ７０は、バス・アービタ８２及び９２、シャ
ドー・レジスタ８４、及びシャドー・タイマ８６を提供
される。しかしながら、他の構成も可能であることを述
べておく。例えばバス・アービタの数が異なってもよ
い。更に単純化のために１つのシャドー・タイマだけが
示されるが、それぞれのシャドー・レジスタを有するシ
ャドー・タイマの数を周辺装置の数に対応するように設
定することが好ましい。
キテクチャが図３に示され、ここでは図２と類似の要素
は、同一の参照番号で示される。図３において、ＰＣＩ
間ブリッジ７０は、バス・アービタ８２及び９２、シャ
ドー・レジスタ８４、及びシャドー・タイマ８６を提供
される。しかしながら、他の構成も可能であることを述
べておく。例えばバス・アービタの数が異なってもよ
い。更に単純化のために１つのシャドー・タイマだけが
示されるが、それぞれのシャドー・レジスタを有するシ
ャドー・タイマの数を周辺装置の数に対応するように設
定することが好ましい。
【００２５】図３の実施例では、各周辺装置１００、２
００、３００及び４００の待ち時間値Ｌiが、同一のシ
ステム・バスに接続されるそれぞれの周辺装置との効率
的な通信を可能にするようにセットされる。従って、例
えば周辺装置１００の待ち時間値Ｌ1は、周辺装置１０
０が１次バス８０に接続される任意の周辺装置と効率的
に通信可能なようにセットされる。同様に、周辺装置３
００の待ち時間値Ｌ3は、２次バス９０に接続される任
意の周辺装置との効率的な通信を可能にするようにセッ
トされる。従って、単一のシステム・バスを介する通信
は、上述した図１及び図２に示される従来システムの場
合と同様に達成される。
００、３００及び４００の待ち時間値Ｌiが、同一のシ
ステム・バスに接続されるそれぞれの周辺装置との効率
的な通信を可能にするようにセットされる。従って、例
えば周辺装置１００の待ち時間値Ｌ1は、周辺装置１０
０が１次バス８０に接続される任意の周辺装置と効率的
に通信可能なようにセットされる。同様に、周辺装置３
００の待ち時間値Ｌ3は、２次バス９０に接続される任
意の周辺装置との効率的な通信を可能にするようにセッ
トされる。従って、単一のシステム・バスを介する通信
は、上述した図１及び図２に示される従来システムの場
合と同様に達成される。
【００２６】図２に示されるシステムに勝る特定の利点
は、異なるシステム・バスに接続される周辺装置間で通
信が発生する場合、すなわち２レベル・アービトレーシ
ョンにおいて例証される。１例として、周辺装置１００
が周辺装置３００にデータを伝送しようとする場合につ
いて説明する。図２のシステムの場合同様、周辺装置１
００は最初に１次バス８０を調停する。バス・アービタ
８２がGNT#を送信すると周辺装置１００はFRAME#をアサ
ートし、適切なコマンド及びアドレスをそれぞれのバス
・ライン（図示せず）上に送信する。また待ち時間タイ
マ１２０が増分を開始する。ＰＣＩ間ブリッジ７０は、
アドレスに対応するターゲットが２次バス９０に接続さ
れていることを認識し、従って、周辺装置１００の待ち
時間値Ｌ1をシャドー・レジスタ８４に記録し、マスタ
装置１００を待ち状態に保持して、２次バス９０を調停
する。
は、異なるシステム・バスに接続される周辺装置間で通
信が発生する場合、すなわち２レベル・アービトレーシ
ョンにおいて例証される。１例として、周辺装置１００
が周辺装置３００にデータを伝送しようとする場合につ
いて説明する。図２のシステムの場合同様、周辺装置１
００は最初に１次バス８０を調停する。バス・アービタ
８２がGNT#を送信すると周辺装置１００はFRAME#をアサ
ートし、適切なコマンド及びアドレスをそれぞれのバス
・ライン（図示せず）上に送信する。また待ち時間タイ
マ１２０が増分を開始する。ＰＣＩ間ブリッジ７０は、
アドレスに対応するターゲットが２次バス９０に接続さ
れていることを認識し、従って、周辺装置１００の待ち
時間値Ｌ1をシャドー・レジスタ８４に記録し、マスタ
装置１００を待ち状態に保持して、２次バス９０を調停
する。
【００２７】図３の装置では、バス・アービタ８２は、
周辺装置１００がデータ伝送を完了し、１次バス８０を
解放した場合、またはシャドー・タイマ８６が待ち時間
値Ｌ1に達した場合に限り、GNT#を取り消す。しかしな
がら、シャドー・タイマ８６は、ＰＣＩ間ブリッジ７０
がバス・アービタ９２からGNT#を受信し、装置１００が
データ伝送を開始するまで増分を開始しない。従って、
ＰＣＩ間ブリッジ７０が２次バス９０を調停する間、バ
ス・アービタ８２はGNT#を取り消さない（すなわちデー
タ転送がまだ開始しておらず、完了していないために装
置１００は１次バス８０を解放しない。またシャドー・
タイマがまだカウントを開始しておらず、待ち時間値Ｌ
1に達していないのでバス・アービタ８２はGNT#を取り
消さない）。
周辺装置１００がデータ伝送を完了し、１次バス８０を
解放した場合、またはシャドー・タイマ８６が待ち時間
値Ｌ1に達した場合に限り、GNT#を取り消す。しかしな
がら、シャドー・タイマ８６は、ＰＣＩ間ブリッジ７０
がバス・アービタ９２からGNT#を受信し、装置１００が
データ伝送を開始するまで増分を開始しない。従って、
ＰＣＩ間ブリッジ７０が２次バス９０を調停する間、バ
ス・アービタ８２はGNT#を取り消さない（すなわちデー
タ転送がまだ開始しておらず、完了していないために装
置１００は１次バス８０を解放しない。またシャドー・
タイマがまだカウントを開始しておらず、待ち時間値Ｌ
1に達していないのでバス・アービタ８２はGNT#を取り
消さない）。
【００２８】ＰＣＩ間ブリッジ７０がバス・アービタ９
２からGNT#を受信すると、装置１００はデータの伝送を
開始する。結果的にこの時点から、シャドー・タイマ８
６によりカウントされる各サイクルが遊休サイクルでは
なく、データ転送サイクルとなる。更にシャドー・タイ
マ８６は、レジスタ８４に記憶される待ち時間値Ｌ1に
達して初めて満了となるので、周辺装置１００はその待
ち時間値Ｌ1の期間を、データ転送のために効率的に使
用することができる。
２からGNT#を受信すると、装置１００はデータの伝送を
開始する。結果的にこの時点から、シャドー・タイマ８
６によりカウントされる各サイクルが遊休サイクルでは
なく、データ転送サイクルとなる。更にシャドー・タイ
マ８６は、レジスタ８４に記憶される待ち時間値Ｌ1に
達して初めて満了となるので、周辺装置１００はその待
ち時間値Ｌ1の期間を、データ転送のために効率的に使
用することができる。
【００２９】シャドー・タイマ８６が待ち時間値Ｌ1に
達する以前に、周辺装置１００がそのデータ伝送を完了
すると周辺装置１００は１次バス８０を解放する。こう
した時には、バス・アービタ８２はGNT#を取り消す。或
いはデータ転送が完了していないが、シャドー・タイマ
８６が待ち時間値Ｌ1に達すると、バス・アービタ８２
はGNT#を取り消す。待ち時間タイマ１２０が待ち時間値
Ｌ1に達した瞬間から、Ｉ／Ｏ−ＤＭＡマスタ１１０
は、GNT#が取り消されたかどうかを毎サイクルごとにチ
ェックする。従って、シャドー・タイマ８６が待ち時間
値Ｌ1に達し、バス・アービタ８２がGNT#を取り消す
と、Ｉ／Ｏ−ＤＭＡマスタ１１０は１次バス８０を解放
しなければならない。
達する以前に、周辺装置１００がそのデータ伝送を完了
すると周辺装置１００は１次バス８０を解放する。こう
した時には、バス・アービタ８２はGNT#を取り消す。或
いはデータ転送が完了していないが、シャドー・タイマ
８６が待ち時間値Ｌ1に達すると、バス・アービタ８２
はGNT#を取り消す。待ち時間タイマ１２０が待ち時間値
Ｌ1に達した瞬間から、Ｉ／Ｏ−ＤＭＡマスタ１１０
は、GNT#が取り消されたかどうかを毎サイクルごとにチ
ェックする。従って、シャドー・タイマ８６が待ち時間
値Ｌ1に達し、バス・アービタ８２がGNT#を取り消す
と、Ｉ／Ｏ−ＤＭＡマスタ１１０は１次バス８０を解放
しなければならない。
【００３０】上述の説明から、待ち時間タイマ１２０は
常にシャドー・タイマ８６より先に満了することがわか
る（両方のタイマは同一の期間長をカウントするが、待
ち時間タイマ１２０が最初に増分を開始する）。従っ
て、Ｉ／Ｏ−ＤＭＡマスタ１１０が、待ち時間タイマ１
２０が満了後の毎サイクルごとに、GNT#が取り消された
かどうかをチェックするので、シャドー・タイマ８６の
満了時にGNT#が取り消された直後に、Ｉ／Ｏ−ＤＭＡマ
スタ１１０が１次バス８０を解放することが保証され
る。
常にシャドー・タイマ８６より先に満了することがわか
る（両方のタイマは同一の期間長をカウントするが、待
ち時間タイマ１２０が最初に増分を開始する）。従っ
て、Ｉ／Ｏ−ＤＭＡマスタ１１０が、待ち時間タイマ１
２０が満了後の毎サイクルごとに、GNT#が取り消された
かどうかをチェックするので、シャドー・タイマ８６の
満了時にGNT#が取り消された直後に、Ｉ／Ｏ−ＤＭＡマ
スタ１１０が１次バス８０を解放することが保証され
る。
【００３１】周辺装置１００が周辺装置３００と通信し
ている間、２次バス９０に接続される別の周辺装置、例
えば周辺装置４００が、２次バス９０を調停することが
予想される。しかしながら、装置１００がそのデータ転
送を完了しておらず、シャドー・タイマ８６が満了でな
いと、装置１００は１次バス８０を解放せず、結果的
に、ＰＣＩ間ブリッジ７０は２次バス９０を解放しな
い。従って、こうした状況においては、装置４００は２
次バス９０へのアクセスを獲得することができない。
ている間、２次バス９０に接続される別の周辺装置、例
えば周辺装置４００が、２次バス９０を調停することが
予想される。しかしながら、装置１００がそのデータ転
送を完了しておらず、シャドー・タイマ８６が満了でな
いと、装置１００は１次バス８０を解放せず、結果的
に、ＰＣＩ間ブリッジ７０は２次バス９０を解放しな
い。従って、こうした状況においては、装置４００は２
次バス９０へのアクセスを獲得することができない。
【００３２】一方、装置４００は２次バス９０が解放さ
れた後に再度調停を要求されると、２次バス９０の無駄
な遊休時間を生成し、その間、バス・アービタ９２は、
どの装置がGNT#を受信する優先順位を有するかを判断す
る。この遊休期間を実質的に排除するために、好適な実
施例では、バス・アービタ９２はＰＣＩ間ブリッジ７０
へのGNT#を取り消し、それを別の要求装置、例えば周辺
装置４００に移行することが許される。上述のように、
ＰＣＩ間ブリッジ７０は、周辺装置１００が１次バス８
０を解放するまで２次バス９０を解放しない。しかしな
がら、周辺装置４００はGNT#を有するので、ＰＣＩ間ブ
リッジ７０が２次バス９０を解放するや否や、FRAME#を
アサートする。すなわち装置１００がデータを転送する
間にアービトレーションを実行することにより、マスタ
装置は２次バス９０が解放されるや否や、FRAME#をアサ
ートすることができる。
れた後に再度調停を要求されると、２次バス９０の無駄
な遊休時間を生成し、その間、バス・アービタ９２は、
どの装置がGNT#を受信する優先順位を有するかを判断す
る。この遊休期間を実質的に排除するために、好適な実
施例では、バス・アービタ９２はＰＣＩ間ブリッジ７０
へのGNT#を取り消し、それを別の要求装置、例えば周辺
装置４００に移行することが許される。上述のように、
ＰＣＩ間ブリッジ７０は、周辺装置１００が１次バス８
０を解放するまで２次バス９０を解放しない。しかしな
がら、周辺装置４００はGNT#を有するので、ＰＣＩ間ブ
リッジ７０が２次バス９０を解放するや否や、FRAME#を
アサートする。すなわち装置１００がデータを転送する
間にアービトレーションを実行することにより、マスタ
装置は２次バス９０が解放されるや否や、FRAME#をアサ
ートすることができる。
【００３３】好適な実施例では、シャドー・レジスタ及
びシャドー・タイマなどの要素が、ＰＣＩ間ブリッジ・
チップに組込まれる。しかしながら、上述のように、他
の構成も可能である。例えばシャドー・レジスタ及びシ
ャドー・タイマが、それぞれのシステム・バスに組込ま
れてもよい。こうした例が図４に示される。ここでは図
３に類似の要素は、同一の参照番号により示される。
びシャドー・タイマなどの要素が、ＰＣＩ間ブリッジ・
チップに組込まれる。しかしながら、上述のように、他
の構成も可能である。例えばシャドー・レジスタ及びシ
ャドー・タイマが、それぞれのシステム・バスに組込ま
れてもよい。こうした例が図４に示される。ここでは図
３に類似の要素は、同一の参照番号により示される。
【００３４】図４では、各バス・アービタ８２及び９２
は、それぞれシャドー・レジスタ８４及び９４、並びに
シャドー・タイマ８６及び９６を含むように示される。
一般に図４の装置は、図３の装置と同様に動作する。し
かしながら、トランザクションが１次バス８０に接続さ
れる装置または２次バス９０に接続される装置から開始
されるかに依存して、それぞれのシャドー・タイマ８６
または９６が活動化される。例えば図３に関連する上述
のトランザクションにおいては、周辺装置１００がトラ
ンザクションを開始するので、その待ち時間値Ｌ1がシ
ャドー・レジスタ８４に登録され、データの伝送に際
し、シャドー・タイマ８６がカウントを開始する。
は、それぞれシャドー・レジスタ８４及び９４、並びに
シャドー・タイマ８６及び９６を含むように示される。
一般に図４の装置は、図３の装置と同様に動作する。し
かしながら、トランザクションが１次バス８０に接続さ
れる装置または２次バス９０に接続される装置から開始
されるかに依存して、それぞれのシャドー・タイマ８６
または９６が活動化される。例えば図３に関連する上述
のトランザクションにおいては、周辺装置１００がトラ
ンザクションを開始するので、その待ち時間値Ｌ1がシ
ャドー・レジスタ８４に登録され、データの伝送に際
し、シャドー・タイマ８６がカウントを開始する。
【００３５】上述のように、シャドー・タイマの数は周
辺装置の数に対応してもよい。こうした場合では、シャ
ドー・タイマはＰＣＩ間ブリッジ内、若しくはそれぞれ
の装置が接続されるそれぞれのバス内、またはそれぞれ
の周辺装置内に配置される。しかしながら、シャドー・
タイマがＰＣＩ間ブリッジ７０内に配置されることが好
ましい。
辺装置の数に対応してもよい。こうした場合では、シャ
ドー・タイマはＰＣＩ間ブリッジ内、若しくはそれぞれ
の装置が接続されるそれぞれのバス内、またはそれぞれ
の周辺装置内に配置される。しかしながら、シャドー・
タイマがＰＣＩ間ブリッジ７０内に配置されることが好
ましい。
【００３６】好適な実施例では、アービタは、マスタ装
置がバスを獲得することなくREQ#をアサートしている
か、GNT#が１６サイクルより長い期間アサートされる間
に、マスタ装置がバスの獲得に失敗するとGNT#を取り消
す。
置がバスを獲得することなくREQ#をアサートしている
か、GNT#が１６サイクルより長い期間アサートされる間
に、マスタ装置がバスの獲得に失敗するとGNT#を取り消
す。
【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３８】（１）中央処理ユニットと、前記中央処理
ユニットに接続されるブリッジと、受信タイム値をカウ
ントする少なくとも１つのシャドー・タイマと、各々が
前記ブリッジに接続される第１及び第２のバスと、各々
が対応付けられる待ち時間値をカウントする待ち時間タ
イマを含む前記第１のバスに接続される複数の第１の周
辺ユニットと、各々が対応付けられる待ち時間値をカウ
ントする待ち時間タイマを含む前記第２のバスに接続さ
れる複数の第２の周辺ユニットと、を含むコンピュータ
・システムであって、前記の各第１及び第２の周辺ユニ
ットに対応付けられる前記待ち時間値が、転送オペレー
ションを実行するために必要な時間を表し、前記の各第
１の周辺ユニットが、他の任意の前記第１の周辺ユニッ
ト及び任意の前記第２の周辺ユニットとの間で情報を送
受信可能であり、任意の前記第１の周辺ユニットからの
情報が、任意の前記第２の周辺ユニットに転送される転
送オペレーションの間、当該第１の周辺ユニットが前記
第１のバスの制御を受信し、前記第１のバスの制御の獲
得に応答して、当該第１の周辺ユニットに対応付けられ
る前記待ち時間タイマがその前記対応待ち時間値のカウ
ント動作を開始し、前記少なくとも１つのシャドー・タ
イマが、当該第１の周辺ユニットに対応付けられる前記
待ち時間値を受信し、前記少なくとも１つのシャドー・
タイマが、当該第１の周辺ユニットによる前記第２のバ
スの制御の獲得及び前記第２の周辺ユニットへの情報の
転送の開始に応答して、前記受信待ち時間値のカウント
動作を開始する、コンピュータ・システム。 （２）前記の各第２の周辺ユニットが、他の任意の前記
第２の周辺ユニット及び任意の前記第１の周辺ユニット
との間で送受信オペレーションを可能である、前記
（１）記載のコンピュータ・システム。 （３）前記の各第１及び第２の周辺ユニットが、周辺装
置と、該周辺装置及び前記第１及び第２のバスの一方に
接続される入出力マスタ回路とを含む、前記（１）記載
のコンピュータ・システム。 （４）前記ブリッジ・ユニットが、前記第１のバスへの
アクセスを制御する第１のバス・アービタ回路と、前記
第２のバスへのアクセスを制御する第２のアービタ回路
とを含む、前記（１）記載のコンピュータ・システム。 （５）前記ブリッジ・ユニットが、前記複数の第１及び
第２の周辺ユニットの１つから待ち時間値を受信するレ
ジスタを含む、前記（１）記載のコンピュータ・システ
ム。 （６）１つのシャドー・タイマを有する、前記（１）記
載のコンピュータ・システム。 （７）前記１つのシャドー・タイマが前記ブリッジ・ユ
ニット内に配置される、前記（６）記載のコンピュータ
・システム。 （８）第１及び第２のシャドー・タイマを有し、前記第
１のシャドー・タイマが前記第１のバスに接続され、前
記第２のシャドー・タイマが前記第２のバスに接続され
る、前記（１）記載のコンピュータ・システム。 （９）前記第１のバスへのアクセスを制御する第１のバ
ス・アービタ回路と、前記第２のバスへのアクセスを制
御する第２のバス・アービタ回路とを含む、前記（１）
記載のコンピュータ・システム。 （１０）前記第１及び第２のバス・アービタ回路にそれ
ぞれ接続される第１及び第２のシャドー・レジスタを有
し、前記第１のシャドー・レジスタが前記複数の第１の
周辺ユニットの１つに対応付けられる待ち時間値を記憶
し、前記第２のシャドー・レジスタが前記複数の第２の
周辺ユニットの１つに対応付けられる待ち時間値を記憶
する、前記（９）記載のコンピュータ・システム。 （１１）前記第１及び第２のシャドー・レジスタにそれ
ぞれ接続される第１及び第２のシャドー・タイマを有
し、前記第１のシャドー・タイマが前記第１のシャドー
・レジスタに含まれるタイム値をカウントし、前記第２
のシャドー・タイマが前記第２のシャドー・レジスタに
含まれるタイム値をカウントする、前記（１０）記載の
コンピュータ・システム。 （１２）各々が複数の周辺装置の少なくとも１つに接続
される複数のシステム・バスに接続されるホスト・ブリ
ッジを有するコンピュータ・システムにおいて、前記の
各周辺装置がそれぞれの待ち時間タイマを有し、それぞ
れの待ち時間値を割当てられ、前記複数のシステム・バ
スがバス・ブリッジに接続されて、前記周辺装置間及び
任意の前記周辺装置と前記ホスト・ブリッジとの間の通
信を可能にするものにおいて、前記システム・バスの第
１のバスに接続され、マスタ装置として定義される前記
周辺装置の１つ、及び前記システム・バスの第２のバス
に接続され、ターゲット装置として定義される前記周辺
装置の１つにより開始される通信を制御する方法であっ
て、 ａ．シャドー・タイマ及びそれぞれに割当てられるシャ
ドー値を提供するステップと、 ｂ．前記第１のシステム・バスから前記マスタ装置に１
次グラントを送信するステップと、 ｃ．前記１次グラントの受信に応答して、前記開始装置
の前記それぞれの待ち時間タイマを開始するステップ
と、 ｄ．前記ターゲット装置のアドレスを前記バス・ブリッ
ジに送信するステップと、 ｅ．２次グラントを前記第２のバスから前記バス・ブリ
ッジに送信するステップと、 ｆ．前記マスタ装置から前記ターゲット装置へのデータ
の伝送を許可するステップと、 ｇ．前記マスタ装置からのデータ伝送の開始に応答し
て、前記シャドー・タイマを開始するステップと、 ｈ．前記開始装置が前記第１のバスを解放するか、前記
シャドー・タイマが前記シャドー値に達する以外は、前
記第１のバスが前記１次グラントを取り消すことを禁止
するステップと、を含む、方法。 （１３）前記シャドー値を前記開始装置の前記それぞれ
の待ち時間値にセットするステップを含む、前記（１
２）記載の方法。
ユニットに接続されるブリッジと、受信タイム値をカウ
ントする少なくとも１つのシャドー・タイマと、各々が
前記ブリッジに接続される第１及び第２のバスと、各々
が対応付けられる待ち時間値をカウントする待ち時間タ
イマを含む前記第１のバスに接続される複数の第１の周
辺ユニットと、各々が対応付けられる待ち時間値をカウ
ントする待ち時間タイマを含む前記第２のバスに接続さ
れる複数の第２の周辺ユニットと、を含むコンピュータ
・システムであって、前記の各第１及び第２の周辺ユニ
ットに対応付けられる前記待ち時間値が、転送オペレー
ションを実行するために必要な時間を表し、前記の各第
１の周辺ユニットが、他の任意の前記第１の周辺ユニッ
ト及び任意の前記第２の周辺ユニットとの間で情報を送
受信可能であり、任意の前記第１の周辺ユニットからの
情報が、任意の前記第２の周辺ユニットに転送される転
送オペレーションの間、当該第１の周辺ユニットが前記
第１のバスの制御を受信し、前記第１のバスの制御の獲
得に応答して、当該第１の周辺ユニットに対応付けられ
る前記待ち時間タイマがその前記対応待ち時間値のカウ
ント動作を開始し、前記少なくとも１つのシャドー・タ
イマが、当該第１の周辺ユニットに対応付けられる前記
待ち時間値を受信し、前記少なくとも１つのシャドー・
タイマが、当該第１の周辺ユニットによる前記第２のバ
スの制御の獲得及び前記第２の周辺ユニットへの情報の
転送の開始に応答して、前記受信待ち時間値のカウント
動作を開始する、コンピュータ・システム。 （２）前記の各第２の周辺ユニットが、他の任意の前記
第２の周辺ユニット及び任意の前記第１の周辺ユニット
との間で送受信オペレーションを可能である、前記
（１）記載のコンピュータ・システム。 （３）前記の各第１及び第２の周辺ユニットが、周辺装
置と、該周辺装置及び前記第１及び第２のバスの一方に
接続される入出力マスタ回路とを含む、前記（１）記載
のコンピュータ・システム。 （４）前記ブリッジ・ユニットが、前記第１のバスへの
アクセスを制御する第１のバス・アービタ回路と、前記
第２のバスへのアクセスを制御する第２のアービタ回路
とを含む、前記（１）記載のコンピュータ・システム。 （５）前記ブリッジ・ユニットが、前記複数の第１及び
第２の周辺ユニットの１つから待ち時間値を受信するレ
ジスタを含む、前記（１）記載のコンピュータ・システ
ム。 （６）１つのシャドー・タイマを有する、前記（１）記
載のコンピュータ・システム。 （７）前記１つのシャドー・タイマが前記ブリッジ・ユ
ニット内に配置される、前記（６）記載のコンピュータ
・システム。 （８）第１及び第２のシャドー・タイマを有し、前記第
１のシャドー・タイマが前記第１のバスに接続され、前
記第２のシャドー・タイマが前記第２のバスに接続され
る、前記（１）記載のコンピュータ・システム。 （９）前記第１のバスへのアクセスを制御する第１のバ
ス・アービタ回路と、前記第２のバスへのアクセスを制
御する第２のバス・アービタ回路とを含む、前記（１）
記載のコンピュータ・システム。 （１０）前記第１及び第２のバス・アービタ回路にそれ
ぞれ接続される第１及び第２のシャドー・レジスタを有
し、前記第１のシャドー・レジスタが前記複数の第１の
周辺ユニットの１つに対応付けられる待ち時間値を記憶
し、前記第２のシャドー・レジスタが前記複数の第２の
周辺ユニットの１つに対応付けられる待ち時間値を記憶
する、前記（９）記載のコンピュータ・システム。 （１１）前記第１及び第２のシャドー・レジスタにそれ
ぞれ接続される第１及び第２のシャドー・タイマを有
し、前記第１のシャドー・タイマが前記第１のシャドー
・レジスタに含まれるタイム値をカウントし、前記第２
のシャドー・タイマが前記第２のシャドー・レジスタに
含まれるタイム値をカウントする、前記（１０）記載の
コンピュータ・システム。 （１２）各々が複数の周辺装置の少なくとも１つに接続
される複数のシステム・バスに接続されるホスト・ブリ
ッジを有するコンピュータ・システムにおいて、前記の
各周辺装置がそれぞれの待ち時間タイマを有し、それぞ
れの待ち時間値を割当てられ、前記複数のシステム・バ
スがバス・ブリッジに接続されて、前記周辺装置間及び
任意の前記周辺装置と前記ホスト・ブリッジとの間の通
信を可能にするものにおいて、前記システム・バスの第
１のバスに接続され、マスタ装置として定義される前記
周辺装置の１つ、及び前記システム・バスの第２のバス
に接続され、ターゲット装置として定義される前記周辺
装置の１つにより開始される通信を制御する方法であっ
て、 ａ．シャドー・タイマ及びそれぞれに割当てられるシャ
ドー値を提供するステップと、 ｂ．前記第１のシステム・バスから前記マスタ装置に１
次グラントを送信するステップと、 ｃ．前記１次グラントの受信に応答して、前記開始装置
の前記それぞれの待ち時間タイマを開始するステップ
と、 ｄ．前記ターゲット装置のアドレスを前記バス・ブリッ
ジに送信するステップと、 ｅ．２次グラントを前記第２のバスから前記バス・ブリ
ッジに送信するステップと、 ｆ．前記マスタ装置から前記ターゲット装置へのデータ
の伝送を許可するステップと、 ｇ．前記マスタ装置からのデータ伝送の開始に応答し
て、前記シャドー・タイマを開始するステップと、 ｈ．前記開始装置が前記第１のバスを解放するか、前記
シャドー・タイマが前記シャドー値に達する以外は、前
記第１のバスが前記１次グラントを取り消すことを禁止
するステップと、を含む、方法。 （１３）前記シャドー値を前記開始装置の前記それぞれ
の待ち時間値にセットするステップを含む、前記（１
２）記載の方法。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
バス・マスタ権のより優れた管理を有するコンピュータ
・システムを提供することができる。更にあるシステム
・バスに接続されるマスタ装置が、その装置の待ち時間
値に等しい期間、別のシステム・バスに接続されるター
ゲット装置にデータを伝送できるＰＣＩシステムを提供
することができる。
バス・マスタ権のより優れた管理を有するコンピュータ
・システムを提供することができる。更にあるシステム
・バスに接続されるマスタ装置が、その装置の待ち時間
値に等しい期間、別のシステム・バスに接続されるター
ゲット装置にデータを伝送できるＰＣＩシステムを提供
することができる。
【図１】従来のＰＣＩシステムの回路ブロック図であ
る。
る。
【図２】従来の多重バスＰＣＩシステムの回路ブロック
図である。
図である。
【図３】本発明の実施例による多重バスＰＣＩシステム
の回路ブロック図である。
の回路ブロック図である。
【図４】本発明の別の実施例による多重バスＰＣＩシス
テムの回路ブロック図である。
テムの回路ブロック図である。
１０ ＣＰＵ ２０ キャッシュ ３０ ホスト・ブリッジ ４０ システム・メモリ ５０ システム・バス ６０ バス・アービタ ７０ ＰＣＩ間ブリッジ ８０ １次バス ８４ シャドー・レジスタ ８６ シャドー・タイマ ９０ ２次バス １００、２００、３００、４００ 周辺装置 １１０、２１０、３１０、４１０、入出力マスタ（Ｉ／
Ｏ−ＤＭＡマスタ） １２０ 待ち時間タイマ
Ｏ−ＤＭＡマスタ） １２０ 待ち時間タイマ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−44262（ＪＰ，Ａ) 特開 平１−136261（ＪＰ，Ａ) 特開 平６−96015（ＪＰ，Ａ) 特開 平８−339346（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/362
Claims (13)
- 【請求項１】中央処理ユニットと、 前記中央処理ユニットに接続されるブリッジと、 受信タイム値をカウントする少なくとも１つのシャドー
・タイマと、 各々が前記ブリッジに接続される第１及び第２のバス
と、 各々が対応付けられる待ち時間値をカウントする待ち時
間タイマを含む前記第１のバスに接続される複数の第１
の周辺ユニットと、 各々が対応付けられる待ち時間値をカウントする待ち時
間タイマを含む前記第２のバスに接続される複数の第２
の周辺ユニットと、 を含むコンピュータ・システムであって、 前記の各第１及び第２の周辺ユニットに対応付けられる
前記待ち時間値が、転送オペレーションを実行するため
に必要な時間を表し、 前記の各第１の周辺ユニットが、他の任意の前記第１の
周辺ユニット及び任意の前記第２の周辺ユニットとの間
で情報を送受信可能であり、 任意の前記第１の周辺ユニットからの情報が、任意の前
記第２の周辺ユニットに転送される転送オペレーション
の間、当該第１の周辺ユニットが前記第１のバスの制御
を受信し、前記第１のバスの制御の獲得に応答して、当
該第１の周辺ユニットに対応付けられる前記待ち時間タ
イマがその前記対応待ち時間値のカウント動作を開始
し、前記少なくとも１つのシャドー・タイマが、当該第
１の周辺ユニットに対応付けられる前記待ち時間値を受
信し、前記少なくとも１つのシャドー・タイマが、当該
第１の周辺ユニットによる前記第２のバスの制御の獲得
及び前記第２の周辺ユニットへの情報の転送の開始に応
答して、前記受信待ち時間値のカウント動作を開始す
る、 コンピュータ・システム。 - 【請求項２】前記の各第２の周辺ユニットが、他の任意
の前記第２の周辺ユニット及び任意の前記第１の周辺ユ
ニットとの間で送受信オペレーションを可能である、請
求項１記載のコンピュータ・システム。 - 【請求項３】前記の各第１及び第２の周辺ユニットが、
周辺装置と、該周辺装置及び前記第１及び第２のバスの
一方に接続される入出力マスタ回路とを含む、請求項１
記載のコンピュータ・システム。 - 【請求項４】前記ブリッジ・ユニットが、前記第１のバ
スへのアクセスを制御する第１のバス・アービタ回路
と、前記第２のバスへのアクセスを制御する第２のアー
ビタ回路とを含む、請求項１記載のコンピュータ・シス
テム。 - 【請求項５】前記ブリッジ・ユニットが、前記複数の第
１及び第２の周辺ユニットの１つから待ち時間値を受信
するレジスタを含む、請求項１記載のコンピュータ・シ
ステム。 - 【請求項６】１つのシャドー・タイマを有する、請求項
１記載のコンピュータ・システム。 - 【請求項７】前記１つのシャドー・タイマが前記ブリッ
ジ・ユニット内に配置される、請求項６記載のコンピュ
ータ・システム。 - 【請求項８】第１及び第２のシャドー・タイマを有し、
前記第１のシャドー・タイマが前記第１のバスに接続さ
れ、前記第２のシャドー・タイマが前記第２のバスに接
続される、請求項１記載のコンピュータ・システム。 - 【請求項９】前記第１のバスへのアクセスを制御する第
１のバス・アービタ回路と、前記第２のバスへのアクセ
スを制御する第２のバス・アービタ回路とを含む、請求
項１記載のコンピュータ・システム。 - 【請求項１０】前記第１及び第２のバス・アービタ回路
にそれぞれ接続される第１及び第２のシャドー・レジス
タを有し、前記第１のシャドー・レジスタが前記複数の
第１の周辺ユニットの１つに対応付けられる待ち時間値
を記憶し、前記第２のシャドー・レジスタが前記複数の
第２の周辺ユニットの１つに対応付けられる待ち時間値
を記憶する、請求項９記載のコンピュータ・システム。 - 【請求項１１】前記第１及び第２のシャドー・レジスタ
にそれぞれ接続される第１及び第２のシャドー・タイマ
を有し、前記第１のシャドー・タイマが前記第１のシャ
ドー・レジスタに含まれるタイム値をカウントし、前記
第２のシャドー・タイマが前記第２のシャドー・レジス
タに含まれるタイム値をカウントする、請求項１０記載
のコンピュータ・システム。 - 【請求項１２】各々が複数の周辺装置の少なくとも１つ
に接続される複数のシステム・バスに接続されるホスト
・ブリッジを有するコンピュータ・システムにおいて、
前記の各周辺装置がそれぞれの待ち時間タイマを有し、
それぞれの待ち時間値を割当てられ、前記複数のシステ
ム・バスがバス・ブリッジに接続されて、前記周辺装置
間及び任意の前記周辺装置と前記ホスト・ブリッジとの
間の通信を可能にするものにおいて、前記システム・バ
スの第１のバスに接続され、マスタ装置として定義され
る前記周辺装置の１つ、及び前記システム・バスの第２
のバスに接続され、ターゲット装置として定義される前
記周辺装置の１つにより開始される通信を制御する方法
であって、 ａ．シャドー・タイマ及びそれぞれに割当てられるシャ
ドー値を提供するステップと、 ｂ．前記第１のシステム・バスから前記マスタ装置に１
次グラントを送信するステップと、 ｃ．前記１次グラントの受信に応答して、前記開始装置
の前記それぞれの待ち時間タイマを開始するステップ
と、 ｄ．前記ターゲット装置のアドレスを前記バス・ブリッ
ジに送信するステップと、 ｅ．２次グラントを前記第２のバスから前記バス・ブリ
ッジに送信するステップと、 ｆ．前記マスタ装置から前記ターゲット装置へのデータ
の伝送を許可するステップと、 ｇ．前記マスタ装置からのデータ伝送の開始に応答し
て、前記シャドー・タイマを開始するステップと、 ｈ．前記開始装置が前記第１のバスを解放するか、前記
シャドー・タイマが前記シャドー値に達する以外は、前
記第１のバスが前記１次グラントを取り消すことを禁止
するステップと、 を含む、方法。 - 【請求項１３】前記シャドー値を前記開始装置の前記そ
れぞれの待ち時間値にセットするステップを含む、請求
項１２記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US337008 | 1994-11-07 | ||
| US08/337,008 US5555383A (en) | 1994-11-07 | 1994-11-07 | Peripheral component interconnect bus system having latency and shadow timers |
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| JPH08227392A JPH08227392A (ja) | 1996-09-03 |
| JP3231596B2 true JP3231596B2 (ja) | 2001-11-26 |
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ID=23318705
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| EP (1) | EP0710913A1 (ja) |
| JP (1) | JP3231596B2 (ja) |
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