JP2002510086A

JP2002510086A - コンピュータバスを介してピーア・トゥ・ピーア・マスタリングを行うシステムおよび方法

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Publication number: JP2002510086A
Application number: JP2000541599A
Authority: JP
Inventors: ダブリュメイヤー，ジェイムス; エーラバージ，ポール
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1998-03-31
Filing date: 1999-02-24
Publication date: 2002-04-02
Also published as: WO1999050755A1; TW525062B

Abstract

(57)【要約】マルチバスアーキテクチャを採用したコンピュータにおいて、リクエスタ装置とターゲット装置との間の情報通信を行うシステムおよび方法である。当該システムは、例えばＰｅｎｔｉｕｍ II やＰｅｎｔｉｕｍＰｒｏ（Ｐ６）バスなどのホストバスを介したキャッシュラインリード要求の遅延トランザクションをサポートする。当該システムは、メインプロセッサの処理に割り込んだり、当該処理を係わることなく、Ｐ６バス上に遅延トランザクションを発行するホストブリッジを用いる。当該システムは、リクエスタに電気的に接続され、リクエスタからの要求を受信する第１の装置を有する。また、当該システムは、第１の装置に電気的に接続され、Ｐ６を介して遅延イネーブル信号と共に要求を送信する第２の装置を有する。当該システムは、Ｐ６バスに電気的に接続され、ターゲットに対しての遅延イネーブル信号を持つ要求を伝送する第３の装置を有する。

Description

【発明の詳細な説明】

【０００１】発明の分野本発明は、一般的には、パーソナルコンピュータ（ＰＣ）などの情報処理シス
テムに関し、特定的には、マルチバスアーキテクチャを有するコンピュータシス
テムにおけるトランザクション処理に関する。

【０００２】関連する背景技術パーソナルコンピュータ（ＰＣ）などの近年のコンピュータシステムは、比較
的短時間で膨大な量の情報を処理する。その高性能な機能を遂行するために、コ
ンピュータシステムは、代表的には、マインプロセッサと、メモリモジュールと
、様々なシステムおよびバスの制御ユニットと、広範囲なデータ入出力（Ｉ／Ｆ
）デバイスとを有している。代表的には、これらのコンピュータ装置は、所定の信号プロトコルに応じて、
制御信号およびデータ信号を通信する。しかしながら、これらの装置は、マルチ
バスアーキテクチャを用いることで、しばしば、複数のバスプロコルおよびブリ
ッジ装置を介して通信を行う。ブリッジ装置は、２つのバス間のプロトコル変換
を行って、トランランザクションに関係する各装置が、他の装置が特定のタスク
を何時いかに行うかを知ることを可能にする。

【０００３】特定のバスを介したトランザクションは、代表的には、リクエスタ（要求装置
あるいは要求元、requesting device requester)およびターゲット（応答装置あ
るいは要求先、responding device, target)と関連する。リクエスタは、システ
ム内で、ターゲットからのデータまたは完了信号の転送を要求する。当該要求は
、代表的には、要求の種類を示す幾つかの制御ビットと、所望のデータまたは装
置のアドレスを含む。一方、ターゲットは、必要であれば、データと共に完了信
号を送信することで、当該トランザクションに応答する。種々のリクエスタおよ
びターゲットの装置の存在により、バスプロトコルは、しばしば、多数の装置間
で多数のトランザクション（マルチプルトランザクション）を同時に扱う能力を
有している。

【０００４】そのようなバスの一例が、種々のリクエスタによる要求がバスを介して同時に
保留（すなわち、未処理に）されることを許可するパイプラインバスである。分
離したデータバスおよびアドレスバスの統合は、このことを可能にする。パイプ
ライントランザクションでは、リクエスタがアドレスバスに要求を送出し、ター
ゲットがデータバスに応答を返す。複数のリクエスタはアドレスバスを介して多
数の要求を送出でき、複数のターゲットがデータバスを介して要求と同じ順序で
応答できる。特定のパイプラインバスにおいて、一般的に、分割トランザクショ
ンバスと呼ばれ、応答の順序は、それらに対応する要求と同じ順序で発生するわ
けではない。各トランザクションは、リクエスタおよびターゲットが当該トラン
ザクションの状態を追跡し続けるようにタグ付けられる。この特性は、バスのバ
ンド幅を効果的に増やすことで、パイプラインバスが最大限に利用されることを
可能にする。しかしながら、この利点は、要求が、トランザクションが未決定の
期間中保持されるときよりも高い潜在性(latency) を経験する代償において得ら
れる。

【０００５】ＰｅｎｔｉｕｍIIまたはＰｅｎｔｉｕｍＰｒｏは、通常、Ｐ６バスと呼ばれ
ているパイプラインバスをサポートしたプロセッサの一例である。Ｐ６バスは、
６４ビットの外部データバスと、３２ビットまたは３６ビットのアドレスバスと
を有している。Ｐ６バスの速度は６６ＭＨｚまたは１００ＭＨｚであり、プロセ
ッサのクロックレートはバスの速度の２倍、３倍または４倍であり得る。Ｐ６バ
スは、ネットワークがパケットを転送するのと同じ方法でデータ転送を行う”パ
ケット”転送を採用している。データパケットは、最大６４ビットの塊(Chunk) として知られている。Ｐ６バスは、分割トランザクションをサポートしている。
従って、Ｐ６プロセッサはアドレスを送信し、次いで、ターゲット（例えば、メ
インメモリ）の応答を待つ間、他のバスリクエスタがバスを解放する。ターゲッ
トによる応答の準備ができたときに、ターゲットは６４ビットのパケットとして
、要求されたデータをデータバスを介して返す。

【０００６】Ｐ６プロセッサによってサポートされている最大のデータ転送は、４回の６４
ビット幅転送であり、代表的には、”キャッシュライン”転送と呼ばれる。上述
したように、Ｐ６プロセッサは、分割トランザクションをサポートしている。こ
の特性は、リクエスタによる要求に対しての応答をターゲットが遅延（"deferre
d"、延期）させる”遅延応答”として特徴付けられる。遅延応答は、Ｐ６バスが
、ある装置からの応答を比較的長い遅延時間待っている間に、他の要求を実行す
ることを許可する。単数のＰ６プロセッサは、同時に４個までの未処理のトラン
ザクションを持ち得る。

【０００７】図１は、マルチバスアーキテクチャを採用したコンピュータのハードウェアの
レイアウトの一例の機能ブロック図である。図１に示すように、メインプロセッ
サＣＰＵ１１０は、ホストバス１２０に接続されている。ホストブリッジ１３０
は、ホストバス１２０を２次バスＰＣＩ１バス１４０に接続する。単数または複
数の入出力装置ＩＯＤ１４２が、ＰＣＩ１バス１４０に接続されている。ホスト
ブリッジ１３０は、ＩＯＤ１＿１４２などのＰＣＩ装置と、ホストバス１２０や
システム内の他の場所に存在する装置との間の通信をサポートする。他のホスト
ブリッジ１５０は、しばしば、他のＰＣＩ２バス１６０をホストバス１２０に接
続すために用いられる。さらに、ＩＯＤ２＿１６２などの他のＩ／Ｏ装置が、Ｐ
ＣＩ２バス１６０に接続されている。同様に、ホストブリッジ１５０は、ＩＯＤ
２＿１６２などのＰＣＩ装置と、ホストバス１２０またはシステム内の他の場所
に存在する装置との間の通信をサポートする。

【０００８】ホストバス１２０上のバストランザクションは、しばしば、リクエスタによる
リード要求（読み出し要求）の形式となる。例えば、単数のチャンク(single ch
unk)要求では、ＰＣＩ１バス１４０上のＩＯＤ１＿１４２は、ＰＣＩ２バス１６
０上のＩＯＤ２＿１６２にリード要求を発行できる。当該リード要求の目的は、
ＩＯＤ２＿１６２で処理されたデータあるいは利用可能なデータを得ることであ
る。ホストブリッジ１３０は、ＩＯＤ１＿１４２からのリード要求を受けて、当
該リード要求からアドレスをデコードし、ホストバス１２０上にＰＣＩ２バス１
６０に対しての単数の例えば６４ビットのチャンクリード要求を発行する。

【０００９】ＰＣＩバスはキャッシュラインリード（例えば４回の６４ビット）をサポート
していないため、キャッシュラインリードは、ＰＣＩ２バス１６０に対しては発
行できない。ＰＣＩバスを介したキャッシュラインリードは、ターゲットが単数
または複数のワード(word)をリクエスタに転送した後に、再要求(retry request
) を引き起こす（トリガーする）。ＰＣＩ装置は、当該リード要求に給する前に
他の要求を実行する必要性がある可能性があるため、再要求はしばしば引き起
こされる。再要求は、ＰＣＩバス上では、投機的なリードが許可されていないた
め問題となる。投機的なリードは、既にリードされたデータのリードオペレーシ
ョン（代表的には、再要求に応じて行われる）である。そのため、ホストブリッ
ジ１３０による単数のチャンクリード要求に応じて、ホストブリッジ１５０は、
当該要求を検出し、ＰＣＩ２バス１６０上にＩＯＤ２＿１６２に対しての単数の
チャンクリード要求を発行する。

【００１０】単数のチャンク要求には、種々の固有の効率的でない点がある。単数のチャン
ク要求は、ホストバスを効率的に利用しない。その限られたバス幅専有の点から
見て、単数のチャンク要求は、コンピュータシステムをスローダウンさせる。さ
らに、再発行されないと、単数のチャンク要求は、それが遂行されるまでホスト
バスを拘束する。バス要求装置(bus requester) のように、ホストＰＣＩブリッ
ジは、遅延されたトランザクションをサポートしないため、遅延トランザクショ
ンはＰＣＩ装置にとっての選択対象にならない。そのため、例えばＰ６バスなどのホストバスのさらなる効率的な利用を可能に
する技術が必要とされている。ホストバスのフルバスバンド幅の利用は、例えば
ＰＣＩバスなどの２次バスに適応されるべきである。さらに、特定的には、ホス
トバスによって適応されたキャッシュライン要求は、２次バスによってサポート
されるべきである。

【００１１】発明の要約上述した問題を克服するために、本発明は、コンピュータシステム内のホスト
バスを介したピア・トゥ・ピア(peer-to-peer)のマスタリング(mastering) を行
うシステムを提供する。当該システムは、マルチバスアーキテクチャを採用した
コンピュータシステム内で遅延バストランザクションを実行するホストブリッジ
を有する。当該ホストブリッジは、メインプロセッサの処理を割り込んだり、当
該メインプロセッサを必要とすることなく、複数の入出力装置（ＩＯＤ）間での
通信をサポートする。

【００１２】本発明の実施形態では、少なくとも一つのリクエスタと少なくとも一つのター
ゲットとの間での情報通信をサポートするシステムが提供される。当該システム
は、リクエスタに電気的に接続された第１の装置であって、ターゲットから要求
を受信する第１の装置を有する。当該システムは、前記第１の装置と電気的に
接続され、前記要求を遅延イネーブル信号と共に前記ホストバスを介して前記タ
ーゲットに対して送信する第２の装置を有する。他の実施形態では、当該システ
ムは、リクエスタと電気的に接続され、前記リクエスタからの要求を受信する第
１の装置を有する。当該システムは、さらに、前記第１の装置と電気的に接続さ
れ、前記要求を遅延イネーブル信号と共にＰ６バスを介して送信する第２の装置
を有する。当該システムは、さらに、前記Ｐ６バスに電気的に接続され、遅延イ
ネーブル信号を伴う前記要求をターゲットに送信する第３の装置を有する。さら
に他の実施形態では、システムは、リクエスタに電気的に接続され、前記リクエ
スタから要求を受信する手段を有する。また、当該システムは、さらに、前記受
信する手段に電気的に接続され、前記要求を遅延イネーブル信号と共にホストバ
スを介して前記ターゲットに対して送信する手段を有する。

【００１３】また、本発明は、メインプロセッサと、少なくとも一つのリクエスタと少なく
とも一つのターゲットとの間の通信をサポートするホストバスとを有するコンピ
ュータで用いられる記録装置を提供する。当該記録装置は、前記コンピュータに
よって実行されたときに前記リクエスタと前記ターゲットとの間の通信を行うた
めの命令を記録する。当該通信は、ホストマスタとの間のハンドシェークを確立
し、前記ホストバスを介して前記ホストマスタによる要求を発行するステップを
有する。当該通信は、さらに、前記要求をアクノレッジし、遅延応答を前記リク
エスタに送信するステップを有する。

【００１４】また、本発明は、メインプロセッサを有するコンピュータシステムにおける少
なくとも一つのリクエスタと少なくとも一つのターゲットとの間の通信方法を提
供する。当該通信方法は、ホストマスタとの間のハンドシェークを確立し、前記
ホストバスを介して前記ホストマスタによる要求を発行するステップを有する。
また、当該通信方法は、さらに、前記要求をアクノレッジし、遅延応答を前記リ
クエスタに送信するステップを有する。さらに他の実施形態では、本発明は、Ｐ
６バスを有するコンピュータシステムにおける少なくとも一つのリクエスタと少
なくとも一つのターゲットとの間の通信方法を提供する。当該通信方法は、ホス
トバスを介して前記リクエスタによる要求を発行し、前記要求を、ホストマスタ
による遅延イネーブル信号と共にＰ６バスを介して転送するステップを有する。
当該通信方法は、さらに、遅延応答を前記リクエスタに送信するステップを有す
る。

【００１５】本発明の上述した形態およびその他の形態、特質並びに効果は、以下に示す詳
細な記述によってさらに良く理解でき、添付された図面と共に理解されるべきで
ある。発明の詳細な説明以下、コンピュータバスを介してピア・トゥ・ピア(peer-to-peer)のマスタリ
ング(mastering) を行うシステムの詳細な説明を行う。本発明の特定的な実施形
態の記述するに当たって、その開示は、列挙された請求項を限定する趣旨はなく
、本発明の特定的な例を提供するものである。

【００１６】本発明は、ＰｅｎｔｉｕｍIIまたはＰｅｎｔｉｕｍＰｒｏ（”Ｐ６”）バス
のような、コンピュータバスを介してピア・トゥ・ピアのマスタリングを行うシ
ステムを提供する。パイプライントランザクションをサポートする他のプロセッ
サを用いてもよい。図２は、本発明の一実施形態を適用したコンピュータシステ
ムの機能ブロック図である。図２に示すように、単数または複数のプロセッサＣ
ＰＵ１＿２０４およびＣＰＵ２＿２０８が、ホストバス２１０に接続されている
。

【００１７】プロセッサＣＰＵ１＿２０４およびＣＰＵ２＿２０８は、インテル社によって
製造されたＰｅｎｔｉｕｍIIまたはＰｅｎｔｉｕｍＰｒｏ（”Ｐ６”）を用い
ることができる。Ｐ６プロセッサを用いることで、ホストバス２１０は、代表的
には、Ｐ６バスと呼ばれる。Ｐ６バスは、４個の６４ビット幅ワードのデータ転
送（代表的には、”キャッシュライン”転送と呼ばれる）を有するマルチのパイ
プライントランザクションをサポートする。ホストブリッジ（ＨＢ１）２１４は
、ホストバス２１０と接続されて、ホストバス２１０と、ＰＣ１１バス２１８お
よびＩＯＤ（入出力装置）バス２２０のような当該システム内の他のバスとの間
の通信をサポートする。

【００１８】単数または複数の入出力（Ｉ／Ｏ）装置が、ＩＯＤ１＿２２２およびＩＯＤ２
＿２２６のようなＰＣＩ１バス２１８に接続できる。装置ＩＯＤ１＿２２２およ
びＩＯＤ２＿２２６としては、ＬＡＮインターフェース、ＳＣＳＩカード、オー
ディオカードまたはグラフィックカードのような任意のＰＣＩ対応（コンパチブ
ル）装置を用いることができる。例えば、バスマスタリングＩＯＤ（ＢＭＩＯＤ
）２３０などの単数または複数の入出力装置は、ＩＯＤバス２２０に接続可能で
ある。ＢＭＩＯＤ２３０としては、ハードディスクおよびＣＤ−ＲＯＭなどの任
意の種類の入出力装置を用いることができる。

【００１９】他のホストブリッジＨＢ２＿２３２もまた、ホストバス２１０と接続されて、
ホストバス２１０と、ＰＣＩ２バス２３６およびメモリバス２４０のようなシス
テム内の他のバスとの間の通信をサポートできる。ＨＢ２＿２３２としては、Ｈ
Ｂ２＿２１４と同じものを用いることができ、インテル社によって製造された８
２４５４ＫＸ／ＧＸ＿ＰＣＩブリッジを用いることができる。メモリバス２４０
は、ＨＢ２＿２３２とメインメモリ２４４との間の通信をサポートする。

【００２０】ＰＣＩ２バス２３６は、ＨＢ２＿２３２と、例えばＩＯＤ３＿２４８およびＩ
ＯＤ４＿２５２などのマルチ入出力装置との間の通信をサポートする。装置ＩＯ
Ｄ３＿２４８とＩＯＤ４＿２５２としては、ＬＡＮインターフェース、ＳＣＳＩ
カード、オーディオカードまたはグラフィックカードのような任意のＰＣＩ対応
装置を用いることができる。本実施形態では、ＰＣＩ１バス２１８およびＰＣＩ
２バス２３６は、ＰＣＩローカルバス仕様（改定２．１またはそれ以降）に適合
した標準周辺コンポーネント・インターコネクト（ＰＣＩ:Peripheral Componen
t Interconnect) バスである。

【００２１】本実施形態では、装置ＣＰＵ１＿２０４、ＣＰＵ２＿２０８およびＨＢ１＿２
１４の任意の装置は、ホストバス２１０上に遅延トランザクションを発行できる
。当該遅延トランザクションの能力は、ある装置からの要求に応じた応答を比較
的に長い時間待っている間に、他の要求を実行できるという自由度をホストバス
に与える。装置ＣＰＵ１＿２０４、ＣＰＵ２＿２０８、ＨＢ１＿２１４およびＨ
Ｂ２＿２３２は、同時に４個までの未処理のトランザクションを持つことができ
る。ある特定のバス装置を対象にしたトランザクションの数は、バス上で許可さ
れているトランザクションの総数とは独立に設計される。ＨＢ１＿２１４おびＨ
Ｂ２＿２３２の各々は、それらが関係するバスを対象とした４個までのトランザ
クションを自らの順序キュー内に受け付けることができる。

【００２２】そのため、例えば、ＨＢ１＿２１４は、ＩＯＤ３＿２４８に向けられたリード
要求と、メインメモリ２４４に向けられたリード要求とを、ホストバス２１０上
で同時に保留した状態で持つことができる。例えばＢＭＩＯＤ２３０のようなバ
スマスタリングＩＯＤタイプの装置は、ＩＯＤバス２２０上に、ＨＢ１＿２１４
に対して、そのデスティネーションとしてメインメモリ２４４を持つリード要求
を発行する。他のバスマスタリングＩＯＤタイプ装置は、ＩＯＤバス２２０上に
、ＨＢ１＿２１４に対して、その対象としてＩＯＤ３＿２４８を持つ他のリード
要求を発行できる。

【００２３】ＨＢ１＿２１４は、同様に、双方のリード要求を、遅延能力を用いてホストバ
ス２１０上に発行できる。ＨＢ２＿２３２は、各リード要求を、検出し、例えば
、メモリバス２４０を介してメインメモリ２４４、あるいはＰＣＩ２バス２３６
を介してＩＯＤ３＿２４８などのそれが意図されたディスティネーションに各リ
ード要求を配信する。遅延要求の特性のために、ホストバス２１０は、他のトラ
ンザクションを実行できるようになり、各リード要求は、メインメモリ２４４お
よびＩＯＤ３＿２４８がＢＭＩＯＤ＿２３０に応答する準備ができるまで、同時
に保留にされる。

【００２４】ブリッジ能力に加えて、ＨＢ２＿２３２は、ＤＲＡＭコントローラ、データパ
スおよび単数または複数のメモリ・インターフェース・コンポーネント（Ｐ、からなるメモリコントローラ（図示せず）を有している。当該組み合わされたメ
モリコントローラは、メモリバスに対して１つの物理的なロードを行う。当該メ
モリコントローラは、２組のレジスタ（入出力が別のレジスタおよびコンフィギ
ュレーションレジスタ）を有する。メモリコントローラの構成要素の例として、
インテル社によって製造された８２４５３ＫＸ／ＧＸのＤＲＡＭコントローラ、
８２４５２ＫＸ／ＧＸのメモリデータパス、並びに８２４５１ＫＸ／ＧＸのメモ
リ・インターフェース・コンポーネントが挙げられる。

【００２５】図３は、図２のコンピュータシステムに用いられるホストブリッジＨＢ１＿２
１４の機能ブロック図である。前述したように、図２のＨＢ２＿２３２は、図３
のＨＢ１＿２１４のように設計および実装できる。ＨＢ１＿２１４は、ホストマ
スタ（ＨＭ）３１０と、インテグレイテッド・ドライバ・エレクトロニクス（Ｉ
ＤＥ）コントローラ３２０と、ＩＤＥコントローラ３２０とＨＭ３１０との間の
内部通信をサポートする内部コントロールバス（ＩＣバス）３３０とによって構
成される。ＨＭ３１０は、２次バスとホストバス２１０との間の信号プロトコル
の変換を含む種々のブリッジ機能を発揮する。

【００２６】それに加えて、ＨＭ３１０は、ホストバス２１０上の遅延トランザクションを
サポートする。ＩＤＥコントローラ３２０は、ＩＢＭ・インダストリ・スタンダ
ード・アーキテクチャ（ＩＳＡ）１６ビットバスに基づいたディスク・インター
フェース標準に準拠している。ＩＤＥコントローラ３２０は、ＢＭＩＯＤ２３０
のようなバスマスタリングＩＯＤと、例えばＣＰＵ１＿２０４またはＣＰＵ２＿
２０８（図２）などのメインプロセッサとの間で交信される信号の伝送を制御す
る。それに加えて、ＩＤＥコントローラ３２０は、ＢＭＩＯＤ２３０と、メイン
メモリ２４４やその他のシステム内のＩＯＤとの間で交信される信号の伝送を制
御する。

【００２７】ＨＭ３１０は、ＰＣＩターゲット、ＰＣＩリクエスタおよびＩＤＥコントロー
ラからの要求の受信および調停を行う。ＨＭ３１０は、これらの要求をホストバ
ス２１０に発行する。ＨＭ３１０は、ＩＣバス３３０を介してリクエスタからこ
れらの要求を受信する。ＨＭ３１０は、単数または複数のホストバスインターフ
ェースモジュール（ＨＩＭｓ:Host bus Interface Modules ）、ホストマスタリ
クエスタ（ＨＭＲ:Host Master Requester）、ホストマスタ調停装置（ＨＭＡ:H
ost Master Arbiter）、順序キュー（ＩＯＱ:In-Order Queue ）、ホストマスタ
スヌーパー（ＨＭＳ:Host Master Snooper）およびホストマスタターゲット（Ｈ
ＭＰ:Host Master responder) （図示せず）から構成される。

【００２８】各クロックサイクル内で、ＨＩＭは、ＨＭ３１０によってホストバス２１０か
ら受信された全ての入力信号を登録する。全ての信号は、ＨＭ３１０が論理決定
を行う前に先ず登録される。ＨＭＲは、４個の異なるリクエスタからの要求を受
信してアクセスを調停する。ＨＭＲは、単数または複数のフラグ信号をＨＭＡに
対して発生して調停を初期化する。ＨＭＲは、リクエスタから受信された最初の
要求をバッファし、当該最初の要求が実行されるまで、それに続く要求を遅延（
延期）する。ＨＭＲは、さらに信号を初期化してホストバス２１０に供給する。

【００２９】ＨＭＡは、いつくかのリクエスタのなかでホストバス２１０に対してのアクセ
スを調停する。ＨＭＡは、さらに、ホストバス２１０の状態の維持および追跡を
行う。ホストバス２１０の状態には、フリー（free）、スロットル(throttled) およびストール(stalled) がある。フリー状態では、ＨＭ３１０は、ホストバス
２１０に自由に要求を発行できる。スロットル状態では、ＨＭ３１０は、ホスト
バス２１０に一つだけ要求を発行できる。ストール状態では、ＨＭ３１０は、バ
ス２１０上にいずれの要求も発行できない。

【００３０】ＩＯＱは、ホストバス２１０上で未処理のトランザクション（最大８個）の情
報を記録するレジスタ（記録手段）である。ＩＯＤは、要求コード（例えば、Ｉ
ＤＥまたはＰＣＩ装置などのその要求を発行したリクエスタをそれぞれ識別する
）、バイトイネーブル(byte enable) 、トランザクション長、コマンドコード（
トランザクションの種類）およびスヌープ・ダン・ビット(snoop done bit:探索
実行ビット) を記憶する。スヌープ・ダン・ビットは、スヌープフェーズが終了
（完了）したことを示す。インテルのＰｅｎｔｉｕｍIIまたはＰｅｎｔｉｕｍＰ
ｒｏプロセッサ標準で規定されているように、スヌープフェーズは、バストラン
ザクション期間に発生し、ＨＩＴ＃（ヒット），ＨＩＴＭ＃（改良ヒット）およ
びＤＥＦＥＲ＃（遅延）ホスト・バス・インターフェース信号によって制御され
る。ＩＯＱの先頭は、ホストバス２１０上で次に終了されるべきトランザクショ
ンを示す。ＩＯＱの末尾(tail)は、ＩＯＱ内で次にトランザクションが入れられ
るべき位置を示す。ＨＭＳは、単数または複数のスヌープ信号をサンプルし、”
スヌープ・ストール”状態を追跡して、スヌープフェーズを何時終了するかを決
定する。ＨＭＰは、応答フェーズを追跡し、ホストバス２１０にライトデータを
供給し、ホストバス２１０からリードデータを受ける。

【００３１】ＩＣバス３３０は、３２ビットまたは３６ビットのアドレスバスと、ＩＤＥコ
ントローラ３２０とＨＭ３１０との間の通信をサポートする６４ビットのデータ
バスとから構成される。ＩＣバス３３０の動作を特徴付けるいくつかのＩＣバス
インターフェース信号がある。当該インターフェース信号は、ＲＥＱ、ＲＥＱ＿
ＢＵＳＹ，ＡＤＤＲ，ＢＥ，ＣＯＵＮＴ，ＳＴＡＴＵＳ，ＲＥＱ＿ＲＥＴＲＹ，
ＲＥＱ＿ＤＥＦＥＲ，ＤＥＦＥＲ＿ＥＮＡＢＬＥ，ＤＥＦＥＲ＿ＩＤ，ＤＡＴＡ
＿ＤＥＦＥＲ，ＤＡＴＡ＿ＲＥＴＲＹ，ＷＲＩＴＥ＿ＳＴＲＯＢＥ，ＷＲＩＴＥ
＿ＤＡＴＡ，ＷＲＩＴＥ＿ＢＵＳＹ，ＷＲＩＴＥ＿ＣＯＭＰＬＥＴＥ，ＲＥＡＤ
＿ＳＴＲＯＢＥ，ＲＥＡＤ＿ＤＡＴＡおよびＲＥＡＤ＿ＢＵＳＹを含む。ＲＥＱ
信号は、リクエスタから出され、ターゲットからのデータ転送を要求する。一実
施形態として、ターゲットが複数の未処理要求を扱う能力を有している場合には
、同じリクエスタから複数のＲＥＱ信号をＩＣバス３３０上に出すことができる
。リクエスタおよびターゲットは、それらの各未処理トランザクションを追跡す
る責務がある。

【００３２】ＲＥＱ＿ＢＵＳＹ信号は、代表的には、装置間のハンドシェーク信号として知
られている。ＲＥＱ＿ＢＵＳＹ信号は、一般的に、ターゲットによってリクエス
タに対して発行され、ターゲットが要求コマンドを受ける準備があることを示し
ている。ＲＥＱ＿ＢＵＳＹ信号を発行することで、ターゲットがアドレス、バイ
トイネーブル、カウントおよびステータスビットをリードしたことを示している
。ＡＤＤＲ信号は、３２ビットまたは３６ビットのアドレス信号であり、リクエ
スタまたはターゲットなどの装置によって発行され、当該装置のアドレスを示し
ている。ＢＥ信号は、要求トランザクションの期間に、リクエスタによって発行
されるバイト・イネーブルのための８ビットフィールドを示している。

【００３３】ＣＯＵＮＴ信号は、要求された転送の種類を示す２ビットフィールドである。
例えば、”００”は、リクエスタとターゲットとの間の１回の６４ビット転送を
示し、”０１”はリクエスタとターゲットとの間の２回の６４ビット転送を示し
、”１０”はリクエスタとターゲットとの間の３回の６４ビット転送を示し、”
１１”はリクエスタとターゲットとの間の４回の６４ビット転送を示している。
ＳＴＡＴＵＳ信号は、要求の種類を示すマルチビットフィールドである。例えば
、”００００”はインタラプト・アクノレッジ、”０００１”は特別のサイクル
、”００１０”は入出力リード、”００１１”は入出力ライト、”０１１０”は
メモリリード、”０１１１”はメモリライト、”１０１０”はコンフィグ(confi
g)リード、”１０１１”はコンフィグライト、”１１１０”は遅延イネーブルで
ある。

【００３４】ＲＥＱ＿ＲＥＴＲＹ信号は、ターゲットによってアサート（アクティブに）さ
れ、先行する要求が当該リクエスタによって再送信されるべきであることを示す
。一般的に、ターゲットは、当該ターゲットが当該要求を消失したり、あるいは
当該要求を再現できない場合、あるいは、当該ターゲットが要求を受けたときに
当該要求を処理する準備ができていない場合に、ＲＥＱ＿ＲＥＴＲＹをアサート
する。ＲＥＱ＿ＤＥＦＥＲ信号は、要求が、後に実行されるように遅延されたこ
とを示すリクエスタに対して、ターゲットによってアサートされる。

【００３５】ＲＥＱ＿ＤＥＦＥＲ信号をアサートすることで、ターゲットは、リクエスタに
、当該リクエスタのＩＯＱから要求を取り除き、バスを解放することをアドバイ
スする。遅延応答は、ＳＴＡＴＵＳ信号の遅延イネーブルがアサートされたとき
に可能になる。ＤＥＦＥＲ＿ＥＮＡＢＬＥ信号は、リクエスタによってアサート
され、当該ターゲットが当該要求を即座に実行きる状態ではない場合に、リクエ
スタが遅延トランザクションをサポートすることを示す。ＤＥＦＥＲ＿ＩＤ信号
は、リクエスタおよびターゲットの装置の双方によってアサートされ、要求キュ
ー内の遅延トランザクションのアイデンティティおよび順序を追跡する。ＤＡＴ
Ａ＿ＤＥＦＥＲ信号は、当該ターゲットによってアサートされ、当該遅延要求に
応じて当該データが今現在送られたことを示す。

【００３６】ＷＲＩＴＥ＿ＳＴＲＯＢＥ信号は、データ転送に関してリクエスタからターゲ
ットに対してのライトデータが有効であることを示す。ＷＲＩＴＥ＿ＤＡＴＡ信
号は、リクエスタによってターゲットに書き込まれるデータバス上の６４ビット
を示す。ＷＲＩＴＥ＿ＣＯＭＰＬＥＴＥ信号は、ターゲットによってリクエスタ
に対して発行された応答であり、当該ターゲットがＩＯＱの先頭のライト要求の
サービスを終了したことを示す。ＲＥＡＤ＿ＳＴＲＯＢＥ信号は、ターゲットに
よってリクエスタに対して発行されたコマンドであり、データ転送に関してター
ゲットからリクエスタに対してのリードデータが有効であることを示す。ＲＥＡ
Ｄ＿ＤＡＴＡ信号は、データバスを介して、ターゲットによってリクエスタにリ
ードされる６４ビットである。ＲＥＡＤ＿ＢＵＳＹ信号は、リクエスタによって
ターゲットに発行される応答であり、リクエスタ内のデータバスが現在ビジーで
あり、リードデータを受け取れないことを示している。

【００３７】ＩＤＥコントローラ３２０およびＨＭ３１０は、ＩＣバス３３０のプロトコル
に従って上記信号を操作してＩＯＤとホストバス２１０との間の要求の伝送を行
う。図４は、図２のコンピュータシステム内のバストランザクションの実行を記
述したフローチャートである。図４に示すように、当該プロセスは、代表的には
、例えばＣＰＵ１＿２０４またはＣＰＵ２＿２０８などのメインプロセッサが、
例えばＢＭＩＯＤ２３０などのＩＤＥコンピュータ３２０および入出力装置を構
成する場合に、ステップ４００から開始する。

【００３８】ＢＭＩＯＤ２３０は、システム内でターゲットの装置からデータをリードする
意思を示すリード要求を、ＩＯＤバス２２０を介してＩＤＥコンピュータ３２０
に発行する。当該リード要求は、その他に、ターゲットの装置のアドレス、ター
ゲットの装置のメモリ空間内のデータ位置、およびその他の制御および識別情報
を含む。ステップ４１０では、ＩＤＥコンピュータ３２０は、リード要求をアク
ノレッジし、ＩＣバス３３０（図３）上に、キャッシュラインリード（例えば４
×６４ビット）を発行する。キャッシュラインリード要求を初期化するために、
ＩＤＥコンピュータ３２０は、ＨＭ３１０に対して、ＩＣバス３３０上にＲＥＱ
信号をアサートする。ステップ４２０では、ＨＭ３１０は、キャッシュラインリ
ード要求をアクノレッジし、当該要求を実行する準備がある場合に、ＩＣバス３
３０上で、ＲＥＱ＿ＢＵＳＹ信号およびＲＥＱ＿ＤＥＦＥＲ信号をアサートして
当該要求を受ける。

【００３９】上述したように、ＲＥＱ＿ＢＵＳＹ信号をアサートすることで、ＨＭ３１０は
、ＩＤＥコントローラ３２０との間でハンドシェークを確立し、ＨＭ２１０が要
求情報を受ける準備があることを示す。ハンドシェークの確立において、ＲＥＱ
＿ＢＵＳＹ信号が低電圧レベル(low voltage level) のとき、当該信号はアクテ
ィブまたはアサートされた信号となる。ＲＥＱ＿ＤＥＦＥＲ信号がアサートされ
ることで、ＨＭ３１０は、ターゲットが当該要求を即座に実行する準備ができて
いない場合に当該要求を遅延できることを、ＩＤＥコントローラ３２０に対して
通知する。

【００４０】上述したように、本実施形態では、ホストバス２１０として、インテル社のＰ
ｅｎｔｉｕｍIIまたはＰｅｎｔｉｕｍＰｒｏプロセッサの標準によって規定さ
れたＰ６バスを用いることができる。そのため、ホストバス２１０は、Ｐｅｎｔ
ｉｕｍIIまたはＰｅｎｔｉｕｍＰｒｏプロセッサバスによって規定されたホス
トバスインターフェース信号に適合している。ＰｅｎｔｉｕｍIIまたはＰｅｎｔ
ｉｕｍＰｒｏプロセッサバス標準は、遅延トランザクションをサポートする遅
延イネーブルのための拡張機能信号としてＥＸＦ＃１を明示している。

【００４１】ＰｅｎｔｉｕｍIIまたはＰｅｎｔｉｕｍＰｒｏの仕様に従って、信号名の末
尾のシンボル”＃”は、当該信号が低電圧レベルのときに例えばアサートされた
状態であるアクティブになることを示している。ステップ４３０では、ＨＭ３１
０は、アサートされた遅延イネーブル信号と共に、ホストバス２１０上にキャッ
シュラインリード要求を発行する。遅延イネーブル信号をアサートすることに加
えて、ＨＭ３１０は、リクエスタが受信に対して遅延レスポンスを認識するよう
に、遅延トランザクションを識別またはタグを付けるためのユニークな遅延ＩＤ
＿Ｘを含む。ステップ４４０では、ターゲットであるＨＢ２＿２３２は、キャッ
シュラインリード要求を、それに含まれるターゲットアドレス情報に基づいて検
出して受け付ける。そのため、例えば、リード要求がメインメモリ２４４に向け
られる場合には、当該リード要求は、そのデスティネーションとして例えばメイ
ンメモリ２４４を示すアドレス情報を含む。このように、ＨＢ２＿２３２は、メ
インメモリ２４４のアドレス情報に基づいて、ホストバス２１０上の要求がメイ
ンメモリ２４４（ＨＢ２＿２３２に接続されている）に属することを認識する。

【００４２】ステップ４５０では、ＨＢ２＿２３２は、例えばメインメモリ２４４などのタ
ーゲットの装置が接続されたバス（例えばメモリバス２４０）を介してキャッシ
ュラインリード要求を発行する。ターゲットは、次に、キャッシュラインリード
要求を受信し、ビジー(busy)でなければ、当該リード要求に応じて求められたデ
ータであって、例えばＢＭＩＯＤ２３０などのリクエスタの装置のディスティネ
ーションアドレスを持つデータを返す。ターゲットがビジー、あるいはデータが
利用可能でない場合には、ターゲットは、その応答を遅延し、ホストバス２１０
を開放して他のトランザクションを実行することをＨＢ２＿２３２に指示する。

【００４３】ターゲットがレディー状態である場合は、ターゲットは、求められたデータを
ＨＢ２＿２３２を介してリクエスタに返す。ステップ４６０では、ＨＭ３１０は
、ターゲットから入ってきたデータを検出し、当該データをＩＣバス３３０を介
してＩＤＥコントローラ３２０に返す。ＩＣバス信号インターフェースに従って
、ＨＭ３１０は、当該データが、アサートされ、前に遅延された要求に応答した
データであることを示すＤＡＴＡ＿ＤＥＦＥＲ信号と共に返す。ＩＤＥコントロ
ーラ３２０は、当該データをリクエスタのＢＭＩＯＤ２３０に転送する。ステッ
プ４７０では、ＩＤＥコントローラ３２０は、実行されるべきさらなるキャッシ
ュラインリード要求があるか否かを判断する。受信したキャッシュラインリード
内に含まれていない追加のデータをリクエスタが望む場合には、さらなるリード
要求が必要とされる可能性がある。ＩＤＥコントローラ３２０が、さらなるキャ
ッシュラインリードを望むことを決定すると、そのプロセスがステップ４１０で
開始される。さらなるキャッシュラインリードが望まれない場合には、そのプロ
セスはステップ４８０で終了する。

【００４４】図５は、図３のＩＣバスによって実行された遅延トランザクションのタイミン
グ図である。タイミング図５００は、遅延リードトランザクションの期間内で、
ＩＣバス３３０の種々のインターフェース信号の論理状態を時間的に示している
。ＩＤＥコンピュータ３２０およびＨＭ３１０は、遅延リードトランザクション
の期間、図５００のタイミングでインターフェース信号を操作する。図５に示す
ように、ＨＣＬＫ５０４は、ＩＣバス３３０上におけるトランザクションの期間
、種々のインターフェース信号が遷移するタイミングを制御するクロック信号で
ある。ナノ秒（ｎｓｅｃ）のタイムスケール５３０は、様々なタイミングイベン
ト間での時間間隔を示している。

【００４５】図５に示すように、約４ｎｓｅｃで、ＩＤＥコントローラ３２０は、ＲＥＱ信
号５０８をアサートして、ターゲットからのリードオペレーションを要求する。
約１８ｎｓｅｃで、ＨＭ３１０は、ＲＥＱ＿ＢＵＳＹ信号５１２を低電圧レベル
にアサートすることでＲＥＱ信号５０８に応答し、ＩＤＥコントローラ３２０か
らの要求コマンド（例えばデータ）を受ける準備があることを示す。ＲＥＱ＿Ｂ
ＵＳＹ信号５１２が低電圧レベルを継続している期間、ＨＭ３１０は、ＡＤＤＲ
信号５１６、ＢＥ信号５２０、ＣＯＵＮＴ信号５２４およびＳＴＡＴＵＳ信号５
２８を含むＩＤＥコントローラ４２０からのデータの流れを受ける。さらに、Ｒ
ＥＱ＿ＢＵＳＹ信号が低電圧レベルに遷移するのと実質的に同じときに、ＨＭ３
１０はＲＥＱ＿ＤＥＦＥＲ信号をアサートし、それによってＩＤＥコントローラ
３２０に当該要求がターゲットによって遅延できることを示す。最後に、ＲＥＴ
ＲＹ信号５３６がＩＣバス３３０上のトランザクションの全期間、低電圧レベル
を保持し、それによって再（再試行）トランザクションを発生させないことを示
す。

【００４６】前述した観点から、本発明は、例えばＰ６バスなどのコンピュータバスを介し
たピア・トゥ・ピアマスタリングを行うシステムで長い間の要求されていた課題
を解決できる。当該システムは、例えばホストブリッジなどのマスタ装置の能力
を提供することで、ホストバスを拘束したり、再トランザクションを発行すると
いった不利益を受けることなく、バストランザクションを遅延できる。本発明は
、その意図または本質的な特徴から外れない範囲で、他の形態にも適用できる。
上述した実施形態は、全て例示であり、本発明を限定するものではない。本発明
の範囲は、上述した実施形態の記述ではなく、添付した特許請求の範囲によって
示唆される。請求項の意味およびそれと均等な内容の範囲内での変更は、本発明
の範囲に包含される。

【図面の簡単な説明】

【図１】図１は、一例としてのコンピュータのハードウェアのレイアウトの機能ブロッ
ク図である。

【図２】図２は、本発明の実施形態を適用したコンピュータシステムの機能ブロック図
である。

【図３】図３は、図２に示すコンピュータシステムで用いられるホストブリッジの機能
ブロック図である。

【図４】図４は、図２に示すコンピュータシステムにおけるバストランザクションの実
行を示したフローチャートである。

【図５】図５は、図３の内部コントロールバスによって実行された遅延トランザクショ
ンのタイミング図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年５月５日（２０００．５．５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ (72)発明者ラバージ，ポールエーアメリカ合衆国 55448，ミネソタ，エヌダブリュクーンラピッズ，ザヴィスストリート 13141 Ｆターム(参考） 5B061 DD06 DD13 FF04 FF06 GG02 RR03 5B077 AA24 AA27 BB06 FF02 MM02

Claims

【特許請求の範囲】

【請求項１】リクエスタとターゲットとの間で情報通信を行うシステムであって、前記リクエスタと電気的に接続され、前記リクエスタからの要求を受信する第
１の装置と、前記第１の装置と電気的に接続され、前記要求を遅延イネーブル信号と共に前
記ホストバスを介して前記ターゲットに対して送信する第２の装置とを有するシステム。
【請求項２】前記リクエスタは、キャッシュラインリード要求を発行する請求項１に記載のシステム。
【請求項３】前記第１の装置は、内部バスを介して前記第２の装置に接続されたＩＤＥコン
トローラを有する請求項１に記載のシステム。
【請求項４】前記第２の装置は、Ｐ６バスを介して、前記要求をキャッシュラインリード要
求として送信する請求項１に記載のシステム。
【請求項５】前記第２の装置は、前記ターゲットに電気的に接続されている請求項１に記載のシステム。
【請求項６】前記第１の装置および前記第２の装置に電気的に接続された内部バスをさらに有する請求項１に記載のシステム。
【請求項７】前記ターゲットに電気的に接続され、前記ホストバスを介して遅延イネーブル
信号を伴う前記要求を受信する第３の装置をさらに有する請求項１に記載のシステム。
【請求項８】前記第３の装置は、前記ターゲットが実行するための要求を、当該ターゲット
に送信する請求項１に記載のシステム。
【請求項９】前記第３の装置は、ＰＣＩバスを介してキャッシュラインリード要求を発行す
る請求項１に記載のシステム。
【請求項１０】前記第２の装置は、複数のリクエスタとターゲットとの間の同時通信を可能に
する請求項１に記載のシステム。
【請求項１１】メインプロセッサと、少なくとも一つのリクエスタと少なくとも一つのターゲ
ットとの間の通信をサポートするホストバスとを有するコンピュータにおいて、
前記コンピュータによって実行されたときに前記リクエスタと前記ターゲットと
の間で下記通信方法を行うための命令を記録する記録装置であって、ホストマスタとの間のハンドシェークを確立し、前記ホストバスを介して前記ホストマスタによる要求を発行し、前記要求をアクノレッジし、遅延応答を前記リクエスタに送信する処理を有する前記通信方法を行う命令を記録している記録装置。
【請求項１２】前記ホストマスタによる前記ホストバスを介した要求の発行動作は、前記ホス
トバスを介してキャッシュラインリード要求を発行する動作を含む請求項１１に記載の記録装置。
【請求項１３】前記ホストマスタとの間のハンドシェークの確立動作は、ＩＤＥコントローラ
による前記ホストマスタに対しての内部バスを介した要求の発行動作を含む請求項１１に記載の記録装置。
【請求項１４】前記ホストマスタとの間のハンドシェークの確立動作は、ＩＤＥコントローラ
と前記ホストマスタとの間のハンドシェークの確立動作を含む請求項１１に記載の記録装置。
【請求項１５】前記ホストバスを介した前記ホストマスタによる要求の発行動作は、前記Ｐ６
バスを介した前記ホストマスタによる要求の発行動作を含む請求項１１に記載の記録装置。
【請求項１６】前記通信は、前記リクエスタによるＩＤＥコントローラに対しての要求の発行
動作をさらに含む請求項１１に記載の記録装置。
【請求項１７】前記通信は、前記ホストマスタによる前記ホストバスを介した遅延イネーブル
信号のアサート動作をさらに含む請求項１１に記載の記録装置。
【請求項１８】前記通信は、他のホストマスタによる前記要求および前記遅延イネーブル信号
の受信動作をさらに含む請求項１１に記載の記録装置。
【請求項１９】前記システムは、他のホストマスタによるディスティネーションバスを介した
遅延イネーブル信号を伴う要求の発行ステップをさらに含む請求項１１に記載の記録装置。
【請求項２０】少なくとも一つのリクエスタと少なくとも一つのターゲットとの間で情報通信
を行うシステムであって、前記リクエスタと電気的に接続され、前記リクエスタからの要求を受信する第
１の装置と、前記第１の装置と電気的に接続され、前記要求を遅延イネーブル信号と共にＰ
６バスを介して送信する第２の装置と、前記Ｐ６バスに電気的に接続され、遅延イネーブル信号を伴う前記要求を前記
ターゲットに送信する第３の装置とを有するシステム。
【請求項２１】前記ターゲットは、遅延イネーブル信号を伴う前記要求に応じて、遅延応答を
、前記リクエスタに返す請求項２０に記載のシステム。
【請求項２２】前記第２の装置は、前記要求をキャッシュラインリード要求として前記Ｐ６バ
スを介して送信する請求項２０に記載のシステム。
【請求項２３】リクエスタとターゲットとの間で情報通信を行うシステムであって、前記リクエスタに電気的に接続され、前記リクエスタから要求を受信する手段
と、前記受信する手段に電気的に接続され、前記要求を遅延イネーブル信号と共に
ホストバスを介して前記ターゲットに対して送信する手段とを有するシステム。
【請求項２４】前記リクエスタは、キャッシュライン要求を発行する請求項２３に記載のシステム。
【請求項２５】前記受信する手段は、内部バスを介して前記送信する手段に接続されたＩＤＥ
コントローラを有する請求項２３に記載のシステム。
【請求項２６】前記送信する手段は、前記要求をキャッシュラインリード要求としてＰ６バス
を介して送信する請求項２３に記載のシステム。
【請求項２７】前記送信する手段は、前記ターゲットに電気的に接続されている請求項２３に記載のシステム。
【請求項２８】前記受信する手段と前記送信する手段とを接続する手段をさらに有する請求項２３に記載のシステム。
【請求項２９】メインプロセッサを有するコンピュータシステムにおける少なくとも一つのリ
クエスタと少なくとも一つのターゲットとの間の通信方法であって、ホストマスタとの間のハンドシェークを確立し、前記ホストバスを介して前記ホストマスタによる要求を発行し、前記要求をアクノレッジし、遅延応答を前記リクエスタに送信する通信方法。
【請求項３０】前記ホストマスタによる前記ホストバスを介した要求の発行動作は、前記ホス
トバスを介してキャッシュラインリード要求を発行する動作を含む請求項２９に記載の通信方法。
【請求項３１】前記ホストマスタとの間のハンドシェークの確立動作は、ＩＤＥコントローラ
による前記ホストマスタに対しての内部バスを介した要求の発行動作を含む請求項２９に記載の通信方法。
【請求項３２】前記ホストマスタとの間のハンドシェークの確立動作は、ＩＤＥコントローラ
と前記ホストマスタとの間のハンドシェークの確立動作を含む請求項２９に記載の通信方法。
【請求項３３】前記ホストバスを介した前記ホストマスタによる要求の発行動作は、前記Ｐ６
バスを介した前記ホストマスタによる要求の発行動作を含む請求項２９に記載の通信方法。
【請求項３４】前記リクエスタによるＩＤＥコントローラに対しての要求の発行動作をさらに
含む請求項２９に記載の通信方法。
【請求項３５】前記ホストマスタによる前記ホストバスを介した遅延イネーブル信号のアサー
ト動作をさらに含む請求項２９に記載の通信方法。
【請求項３６】他のホストマスタによる前記要求および前記遅延イネーブル信号の受信動作を
さらに含む請求項２９に記載の通信方法。
【請求項３７】他のホストマスタによるディスティネーションバスを介した遅延イネーブル信
号を伴う要求の発行動作をさらに含む請求項２９に記載の通信方法。
【請求項３８】前記リクエスタと前記ターゲットとの間の通信は、メインプロセッサ以外の装
置を含めて行われる請求項２９に記載の通信方法。
【請求項３９】Ｐ６バスを有するコンピュータシステムにおける少なくとも一つのリクエスタ
と少なくとも一つのターゲットとの間の通信方法であって、ホストバスを介して前記リクエスタによる要求を発行し、前記要求を、ホストマスタによる遅延イネーブル信号と共にＰ６バスを介して
転送し、遅延応答を前記リクエスタに送信する通信方法。
【請求項４０】前記リクエスタによる要求発行動作が、ＩＤＥコントローラによる前記ホスト
マスタに対しての要求の発行動作を含む請求項３９に記載の通信方法。
【請求項４１】前記ホストマスタによる前記要求を遅延イネーブル信号と共に転送する動作が
、Ｐ６バスを介してキャッシュラインリード要求を発行する動作を含む請求項３９に記載の通信方法。
【請求項４２】前記リクエスタに対しての遅延応答の送信動作が、ＰＣＩ装置からの前記遅延
応答の送信動作を含む請求項３９に記載の通信方法。