JPS6266322A - デ−タバスバツフア制御回路 - Google Patents
デ−タバスバツフア制御回路Info
- Publication number
- JPS6266322A JPS6266322A JP60208019A JP20801985A JPS6266322A JP S6266322 A JPS6266322 A JP S6266322A JP 60208019 A JP60208019 A JP 60208019A JP 20801985 A JP20801985 A JP 20801985A JP S6266322 A JPS6266322 A JP S6266322A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data bus
- delay
- counter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデ＝タバスパツファ制御回路に関し、特にＣ
ＰＵのバス制御における低速デバイスとＣＰＵとのイン
タフェースに関するものである。
ＰＵのバス制御における低速デバイスとＣＰＵとのイン
タフェースに関するものである。
従来のこの種の装置としては第２図に示すものがｈった
。第２図は例えば１ｎｔｅｌ ：ａＰｘ ２８６Ｈａｒ
ｄｗａｒｅＲｅｆｅｒｅｎ（Ｈｅ Ｍａｎｕａｌ Ｋ
記載されている従来のデータバスバッファ制御回路の構
成を示すブロック図であり、図において（１）はデータ
バスバッファ、（２）はデ−タバスバッファ（１）のＤ
ＩＲ入力に接続され入出力の方向を決定するＤ’ｒ／Ｒ
信号を伝送するＤＴ／Ｒ信号線、（３）はＤ Ｔ／Ｒ信
号を入力して一時的に記憶しておくフリップフロップ（
フリップフロップ２段の継続回路）、１４１はフリップ
フロップ（３）Ｋタイミング基準信号を供給するクロッ
ク信号線、（５）はＣＰＵ （図示せず）が有効なデー
タをリードまたはライトしていることを示すＤＥＮ （
データイネーブル）信号線、（６）はデータバスバッフ
ァ（１）が選択されていることを示すバスセレクト信号
線、（７）はＤルπ信号ｉｔ２＋、フリップフロップ＋
４１、ＤＥＮ信号線＋５１ 、バスセレクト信号線（６
）の信号によりデータバスバッファのＯＥ倍信号アウト
プットイネーブル信号）を作る制御ロジック、（８）は
データバスバッファ制御回路全体を示す。
。第２図は例えば１ｎｔｅｌ ：ａＰｘ ２８６Ｈａｒ
ｄｗａｒｅＲｅｆｅｒｅｎ（Ｈｅ Ｍａｎｕａｌ Ｋ
記載されている従来のデータバスバッファ制御回路の構
成を示すブロック図であり、図において（１）はデータ
バスバッファ、（２）はデ−タバスバッファ（１）のＤ
ＩＲ入力に接続され入出力の方向を決定するＤ’ｒ／Ｒ
信号を伝送するＤＴ／Ｒ信号線、（３）はＤ Ｔ／Ｒ信
号を入力して一時的に記憶しておくフリップフロップ（
フリップフロップ２段の継続回路）、１４１はフリップ
フロップ（３）Ｋタイミング基準信号を供給するクロッ
ク信号線、（５）はＣＰＵ （図示せず）が有効なデー
タをリードまたはライトしていることを示すＤＥＮ （
データイネーブル）信号線、（６）はデータバスバッフ
ァ（１）が選択されていることを示すバスセレクト信号
線、（７）はＤルπ信号ｉｔ２＋、フリップフロップ＋
４１、ＤＥＮ信号線＋５１ 、バスセレクト信号線（６
）の信号によりデータバスバッファのＯＥ倍信号アウト
プットイネーブル信号）を作る制御ロジック、（８）は
データバスバッファ制御回路全体を示す。
次に第２図に示す装〔痘の動作について説明する。
ＣＰＵがリード状態、すなわちＬ）Ｔ／Ｒ信号がｒＬＪ
の場合にはＤＥＮ信号線（５）およびバスセレクト信号
線（６）の出力に従って制御ロジック（７）はデータバ
スバッファ（１）の出力を制御する。即ち、データバス
バッファ（１）のＤＩＲ入力には論理「Ｌ」信号が入力
され、ナンドゲー） （７１）の一方の入力ＤＴ／πは
ｒＬＪであるからその出力はｒＨＪになり、ナントゲー
ト（７２）の３人力は共にｒＨＪであるのでその出力は
ｒＬＪになってｍ信号がデータバスバッファ（１）のＯ
Ｅ大入力なってデータバスバッファ（１）はローカルデ
ータバス上のデータをＣＰＵデータバス上に接続する。
の場合にはＤＥＮ信号線（５）およびバスセレクト信号
線（６）の出力に従って制御ロジック（７）はデータバ
スバッファ（１）の出力を制御する。即ち、データバス
バッファ（１）のＤＩＲ入力には論理「Ｌ」信号が入力
され、ナンドゲー） （７１）の一方の入力ＤＴ／πは
ｒＬＪであるからその出力はｒＨＪになり、ナントゲー
ト（７２）の３人力は共にｒＨＪであるのでその出力は
ｒＬＪになってｍ信号がデータバスバッファ（１）のＯ
Ｅ大入力なってデータバスバッファ（１）はローカルデ
ータバス上のデータをＣＰＵデータバス上に接続する。
これに対しＣＰＵがライト状態、すなわちＤＴ／Ｒ信号
がｒＨＪの場合には従前のバスの状態を記憶しているフ
リップフロップ（３）の出力によってデータバスバッフ
ァ（１）の出力期間は制限を受ける。このフリップフロ
ップ（３）は２クロツク前のＤ Ｔ／Ｒ信号の状態を記
憶しており、この自己憶しているバス状態がリード状態
でめった場合、ライトサイクルの最初の２クロツク期間
はＤＩｉｎ信号線（５）およびバスセレクト信号線（６
）の信号が有効である場合でもナントゲート（７１）の
出力は「Ｌ」になっていてナントゲート（７２）の出力
はｒＬＪにはならず、従ってデータバスバッファ（１）
の出力はイネーブルされない。このリードサイクル直後
のライトデータバッファディレィによってリードされた
デバイスのフローティングデータとライト時にＣＰＵが
出力するライトデータとがローカルバス上で衝突するこ
とを回避している。
がｒＨＪの場合には従前のバスの状態を記憶しているフ
リップフロップ（３）の出力によってデータバスバッフ
ァ（１）の出力期間は制限を受ける。このフリップフロ
ップ（３）は２クロツク前のＤ Ｔ／Ｒ信号の状態を記
憶しており、この自己憶しているバス状態がリード状態
でめった場合、ライトサイクルの最初の２クロツク期間
はＤＩｉｎ信号線（５）およびバスセレクト信号線（６
）の信号が有効である場合でもナントゲート（７１）の
出力は「Ｌ」になっていてナントゲート（７２）の出力
はｒＬＪにはならず、従ってデータバスバッファ（１）
の出力はイネーブルされない。このリードサイクル直後
のライトデータバッファディレィによってリードされた
デバイスのフローティングデータとライト時にＣＰＵが
出力するライトデータとがローカルバス上で衝突するこ
とを回避している。
−Ｆ記のような従来のデータバスバッファ制御回路はリ
ードサイクル直後のライトデータ出力ディレィのクロッ
ク数が固定されており（第２図に示す例では２クロツク
周期のディレィ）、種々のスピードをもつ各ディバイス
に対し、適切なライトデータ出力ディレィをかけること
ができず、又、フリップフロップによって単純に前サイ
クルを記憶しているためにフリップフロップの段数を増
やしても、３クロツクを越えるディレィは実現できず、
リードデータのフローティング期間の大きいデバイスの
アクセスができなくなるという問題点があった。
ードサイクル直後のライトデータ出力ディレィのクロッ
ク数が固定されており（第２図に示す例では２クロツク
周期のディレィ）、種々のスピードをもつ各ディバイス
に対し、適切なライトデータ出力ディレィをかけること
ができず、又、フリップフロップによって単純に前サイ
クルを記憶しているためにフリップフロップの段数を増
やしても、３クロツクを越えるディレィは実現できず、
リードデータのフローティング期間の大きいデバイスの
アクセスができなくなるという問題点があった。
この発明はかかる問題点を解決するためになされたもの
で、任意のクロック数のデータバスバッファ出力のディ
レィを実現できると共にこのディレィのクロック数をリ
ードサイクル毎に設定することが可能なデータバスバッ
ファ制御回路を得ることを目的としている。
で、任意のクロック数のデータバスバッファ出力のディ
レィを実現できると共にこのディレィのクロック数をリ
ードサイクル毎に設定することが可能なデータバスバッ
ファ制御回路を得ることを目的としている。
この発明に係るデータバスバッファ制御回路はリード／
ライト信号を用いてリード時にライトデータ出力ディレ
ィ選択手段の出力にプリセット可能なカウンタを設け、
所望のディレィに応じてプリセットする数値を変化させ
、制御ロジックによりライトサイクルが開始されてから
このカウンタでクロック信号全カウントし、カウンタの
計数値が所定値に達した時のカウンタの出力によりデー
タバスバッファの出力をイネーブルするようにした。
ライト信号を用いてリード時にライトデータ出力ディレ
ィ選択手段の出力にプリセット可能なカウンタを設け、
所望のディレィに応じてプリセットする数値を変化させ
、制御ロジックによりライトサイクルが開始されてから
このカウンタでクロック信号全カウントし、カウンタの
計数値が所定値に達した時のカウンタの出力によりデー
タバスバッファの出力をイネーブルするようにした。
この発明においてはリードサイクル毎にライトデータ出
力ディレィを設定するからアクセスされたデバイスに最
適なライトデータ出力ディレィを得ることができ、又、
カウンタの桁数を増やすことで低速デバイスにもインタ
フェースが可能となる。
力ディレィを設定するからアクセスされたデバイスに最
適なライトデータ出力ディレィを得ることができ、又、
カウンタの桁数を増やすことで低速デバイスにもインタ
フェースが可能となる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分を示し、（７０）は第
２図の（７）に対応する制御ロジックで、インバータ（
７３）、（７８）、アンドゲート（７４）、（７５）、
オアゲート（７６）、ナントゲート（７７）を含み、（
８０）は第２図の（８）に対応するデータバスバッファ
制御回路である。又、（９）はリードサイクル毎に０〜
４クロツクのライトデータ出力ディレィを設定するため
のディレィ入力信号線、（１０）はディレィ入カイ＝号
線（９）の入力を２進数のデータにエンコードするエン
コーダ、（１１）はエンコーダ（１０）の出力を記憶し
てライト時にライトデータ出力ディレィのカウントを行
なうカウンタである。
図と同一符号は同−又は相当部分を示し、（７０）は第
２図の（７）に対応する制御ロジックで、インバータ（
７３）、（７８）、アンドゲート（７４）、（７５）、
オアゲート（７６）、ナントゲート（７７）を含み、（
８０）は第２図の（８）に対応するデータバスバッファ
制御回路である。又、（９）はリードサイクル毎に０〜
４クロツクのライトデータ出力ディレィを設定するため
のディレィ入力信号線、（１０）はディレィ入カイ＝号
線（９）の入力を２進数のデータにエンコードするエン
コーダ、（１１）はエンコーダ（１０）の出力を記憶し
てライト時にライトデータ出力ディレィのカウントを行
なうカウンタである。
次に第１図に示す回路の動作について説明する。
ｇｔ図においてカウンタ（１１）はＤＴ／Ｒ信号線（２
）によってＤＴ／Ｒ信号が「Ｌ」、すなわちリードサイ
クル時にディレィ入力信号線（９）によって入力されエ
ンコーダ（ｌＯ）によって２進化されたライトデータ出
力ディレィカウントがプリセットされる。
）によってＤＴ／Ｒ信号が「Ｌ」、すなわちリードサイ
クル時にディレィ入力信号線（９）によって入力されエ
ンコーダ（ｌＯ）によって２進化されたライトデータ出
力ディレィカウントがプリセットされる。
但しディレィの単位は１（すなわち１クロック周期）と
し、最大ディレィは４として所望のディレィを４の補数
の形で設定する。即ち、所望のディレィが０なら数値４
を、所望のディレィが４なら数値０をプリセットする。
し、最大ディレィは４として所望のディレィを４の補数
の形で設定する。即ち、所望のディレィが０なら数値４
を、所望のディレィが４なら数値０をプリセットする。
このプリセット期間、すなわちリードサイクル時にはオ
アゲート（７６）の出力はｒＬＪでデータバスバッファ
（１）がリードサイクルに入ると遅滞なくデータバスバ
ッファ（１）をイネーブルにすることができる。
アゲート（７６）の出力はｒＬＪでデータバスバッファ
（１）がリードサイクルに入ると遅滞なくデータバスバ
ッファ（１）をイネーブルにすることができる。
信号ＤＴ／Ｒの立ち上がりパルスがカウンタ（１１）の
ＬＯＡＤ端子に加えられた時点で、エンコーダ（１０）
の出力がカウンタ（１１）にプリセットされる。設定す
べきディレィ量が０であればエンコーダ（１ｏ）の２２
＝４を表わすＹ２ 端子のビットが「１」になっている
ので、これがカウンタ（１１）の入力端子Ｃを経てプリ
セットされ、カウンタ（１１）の出力端子θ。の論理が
「１」になり、オアゲート（７６）、ナントゲート（７
７）を経てデータバスバッファ（１）には信号ＯＥが供
給されＣＰＵデータバス上の信号は直ちにローカルデー
タバス上に出力される。これに対し、設定すべきディレ
ィ量が３である場合、エンコーダ（ｌＯ）には４−３＝
１の数値が入力され従ってその出力端子Ｙ２．Ｙ□、Ｙ
ｏ の信号論理はｒＯＪ、ｒＯＪ、Ｉｌｌとなってお
シ、これがカウンタ（１１）に入力されるとその出力端
子θ。。
ＬＯＡＤ端子に加えられた時点で、エンコーダ（１０）
の出力がカウンタ（１１）にプリセットされる。設定す
べきディレィ量が０であればエンコーダ（１ｏ）の２２
＝４を表わすＹ２ 端子のビットが「１」になっている
ので、これがカウンタ（１１）の入力端子Ｃを経てプリ
セットされ、カウンタ（１１）の出力端子θ。の論理が
「１」になり、オアゲート（７６）、ナントゲート（７
７）を経てデータバスバッファ（１）には信号ＯＥが供
給されＣＰＵデータバス上の信号は直ちにローカルデー
タバス上に出力される。これに対し、設定すべきディレ
ィ量が３である場合、エンコーダ（ｌＯ）には４−３＝
１の数値が入力され従ってその出力端子Ｙ２．Ｙ□、Ｙ
ｏ の信号論理はｒＯＪ、ｒＯＪ、Ｉｌｌとなってお
シ、これがカウンタ（１１）に入力されるとその出力端
子θ。。
θ８．−の信号論理はｒＯＪ、ｒＯＪ、ｒｌＪとなり端
子θ。の出力は論理ｒＯＪでアンドゲート（７４）の出
力は信号ＣＬＫのｒＬＪ位相ごとに論理「１」となシ、
これがアントゲ−） （７５）を経てカウンタ（１１）
に入力され、このようなりロック信号が３個カウンタ（
１１）に入力されるとカウンタ（１１）の計数値は１＋
３＝４となって端子θ。
子θ。の出力は論理ｒＯＪでアンドゲート（７４）の出
力は信号ＣＬＫのｒＬＪ位相ごとに論理「１」となシ、
これがアントゲ−） （７５）を経てカウンタ（１１）
に入力され、このようなりロック信号が３個カウンタ（
１１）に入力されるとカウンタ（１１）の計数値は１＋
３＝４となって端子θ。
の出力信号が論理「１」になりアンドゲート（７４）を
閉じてカウンタ（１１）へのクロック入力を阻止すると
同時にオアゲート（７６） 、ナントゲート（７７）を
経てデータバスバッファ（１）に信号百１を供給し、こ
のときはじめてＣＰＵデータバス上の信号がローカルデ
ータバスに出力される。
閉じてカウンタ（１１）へのクロック入力を阻止すると
同時にオアゲート（７６） 、ナントゲート（７７）を
経てデータバスバッファ（１）に信号百１を供給し、こ
のときはじめてＣＰＵデータバス上の信号がローカルデ
ータバスに出力される。
以上のようにしてディレィの単位を１（１クロック周期
）にし、最低０から最高４までの任意のディレィを与え
ることができる。またエンコーダ（１０）とカウンタ（
１１）のビット数を増すことＫより与え得るディレィの
最高値を増加することができる。
）にし、最低０から最高４までの任意のディレィを与え
ることができる。またエンコーダ（１０）とカウンタ（
１１）のビット数を増すことＫより与え得るディレィの
最高値を増加することができる。
なお、第１図に示す実施例では、カウンタ（１１）には
ディレィ量を表わす数値と数値４との差を設定しカウン
タ（１１）がクロックをアップカウントしてその計数値
が４に達したときにデータバスバッファ（１）に対して
信号てＴを出力するようにしたが、ディレィ量を表わす
数値をカウンタ（１１）に設定し、カウンタ（１１）が
クロックをダウンカウントしてその計数値がＯＫ達した
ときに信号ＯＥを出力するようにしてもよい。
ディレィ量を表わす数値と数値４との差を設定しカウン
タ（１１）がクロックをアップカウントしてその計数値
が４に達したときにデータバスバッファ（１）に対して
信号てＴを出力するようにしたが、ディレィ量を表わす
数値をカウンタ（１１）に設定し、カウンタ（１１）が
クロックをダウンカウントしてその計数値がＯＫ達した
ときに信号ＯＥを出力するようにしてもよい。
また、第１図に示す実施例ではエンコーダ（ｉｏ）を経
てカウンタ（１１）ヘプリセットしたが数値を２進数で
表わして直接カウンタ（１１）ヘプリセットしてもよい
。
てカウンタ（１１）ヘプリセットしたが数値を２進数で
表わして直接カウンタ（１１）ヘプリセットしてもよい
。
この発明は以上説明したとおりリードサイクル毎に任意
のライトデータ出力ディレィを設定することができるの
で、リードサイクルごとにアクセスされたデバイスに最
適なライトデータ出力ディレィをかけ、バススピードを
向上させることができ、またカウンタの桁数を増やすこ
とによってリードデータフローティング時間の大きい低
速デバイスにもインターフェースが可能になるという効
果がある。
のライトデータ出力ディレィを設定することができるの
で、リードサイクルごとにアクセスされたデバイスに最
適なライトデータ出力ディレィをかけ、バススピードを
向上させることができ、またカウンタの桁数を増やすこ
とによってリードデータフローティング時間の大きい低
速デバイスにもインターフェースが可能になるという効
果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のデータバスバッファ制御回路の構成を示すブロ
ック図である。 （１）ハデータパスバッファ、（２）はＤＴ／π信号線
、（４）はクロック信号線、（５）はＤΔ信号線、（９
）はディレィ入力信号線％（１０）はエンコーダ、（１
１）はカウンタ、（７０）は制御ロジック、（ＳＯ）は
データバスバッファ制御回路自体。 なお各図中同一符号は同−又は相当部分を示すものとす
る。
は従来のデータバスバッファ制御回路の構成を示すブロ
ック図である。 （１）ハデータパスバッファ、（２）はＤＴ／π信号線
、（４）はクロック信号線、（５）はＤΔ信号線、（９
）はディレィ入力信号線％（１０）はエンコーダ、（１
１）はカウンタ、（７０）は制御ロジック、（ＳＯ）は
データバスバッファ制御回路自体。 なお各図中同一符号は同−又は相当部分を示すものとす
る。
Claims (2)
- （１）ＣＰＵに接続されるＣＰＵデータバスと入出力装
置に接続されるローカルデータバスとの間を相互接続す
るデータバスバッファ内の接続を制御するデータバスバ
ッファ制御回路において、上記データバスバッファ内で
上記ローカルデータバスから上記ＣＰＵデータバスの方
へデータを伝送するように接続されているリードサイク
ル毎に任意クロック数のライトデータ出力ディレイを選
択するライトデータ出力ディレイ選択機構と、このライ
トデータ出力ディレイ選択機構により選択したディレイ
を次のライトサイクルまで記憶し、上記ライトサイクル
開始後記憶したライトデータ出力ディレイの後、その出
力をアクティブにするカウンタと、このカウンタの出力
とデータイネーブル信号、リード／ライト信号、クロッ
ク信号により上記カウンタの出力がアクティブになった
後に上記データバスバッファを制御し上記データバスバ
ッファ内で上記ＣＰＵデータバスからの出力が上記ロー
カルデータバスへ出力できるようにする制御ロジックと
を備えた特徴とするデータバスバッファ制御回路。 - （２）ライトデータ出力ディレイ選択手段は外部信号あ
るいはレジスタによりカウンタのプリセット信号を供給
する手段を備えたことを特徴とする特許請求の範囲第１
項記載のデータバスバッファ制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208019A JPS6266322A (ja) | 1985-09-18 | 1985-09-18 | デ−タバスバツフア制御回路 |
| US06/851,182 US4788660A (en) | 1985-09-18 | 1986-04-14 | Data bus buffer control circuit |
| DE19863616136 DE3616136A1 (de) | 1985-09-18 | 1986-05-14 | Datenbus-puffersteuerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208019A JPS6266322A (ja) | 1985-09-18 | 1985-09-18 | デ−タバスバツフア制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266322A true JPS6266322A (ja) | 1987-03-25 |
Family
ID=16549326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208019A Pending JPS6266322A (ja) | 1985-09-18 | 1985-09-18 | デ−タバスバツフア制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4788660A (ja) |
| JP (1) | JPS6266322A (ja) |
| DE (1) | DE3616136A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117486A (en) * | 1989-04-21 | 1992-05-26 | International Business Machines Corp. | Buffer for packetizing block of data with different sizes and rates received from first processor before transferring to second processor |
| EP0420203A3 (en) * | 1989-09-29 | 1991-06-19 | Siemens Aktiengesellschaft | Circuit for controlling a bidirectional bus drive |
| DE4030451A1 (de) * | 1990-09-26 | 1992-04-09 | Siemens Ag | Verfahren und vorrichtung zur direkten erzeugung von wartezyklen fuer elektronische einrichtungen, insbesondere fuer mikroprozessoren |
| US5574866A (en) * | 1993-04-05 | 1996-11-12 | Zenith Data Systems Corporation | Method and apparatus for providing a data write signal with a programmable duration |
| US5664224A (en) * | 1993-07-23 | 1997-09-02 | Escom Ag | Apparatus for selectively loading data blocks from CD-ROM disks to buffer segments using DMA operations |
| US5664168A (en) * | 1993-11-29 | 1997-09-02 | Motorola, Inc. | Method and apparatus in a data processing system for selectively inserting bus cycle idle time |
| US5555383A (en) * | 1994-11-07 | 1996-09-10 | International Business Machines Corporation | Peripheral component interconnect bus system having latency and shadow timers |
| US5872992A (en) * | 1995-08-24 | 1999-02-16 | Motorola, Inc. | System and method for avoiding bus contention on a multiplexed bus by providing a time period subsequent to a read operation |
| US5854944A (en) * | 1996-05-09 | 1998-12-29 | Motorola, Inc. | Method and apparatus for determining wait states on a per cycle basis in a data processing system |
| US6862653B1 (en) * | 2000-09-18 | 2005-03-01 | Intel Corporation | System and method for controlling data flow direction in a memory system |
| JP3662233B2 (ja) * | 2002-03-06 | 2005-06-22 | 株式会社東芝 | 論理回路を含むバスバッファ回路 |
| EP1576484B1 (en) * | 2002-12-27 | 2006-11-22 | Telefonaktiebolaget LM Ericsson (publ) | Method for reducing the bus load in a synchronous data bus system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3621406A (en) * | 1969-12-09 | 1971-11-16 | Nasa | Continuously variable voltage-controlled phase shifter |
| US4419724A (en) * | 1980-04-14 | 1983-12-06 | Sperry Corporation | Main bus interface package |
| US4438507A (en) * | 1981-02-12 | 1984-03-20 | Ricoh Co., Ltd. | Input signal control device |
| US4468753A (en) * | 1981-09-21 | 1984-08-28 | Tandy Corporation | Input/output buffer circuitry |
| US4507732A (en) * | 1981-10-05 | 1985-03-26 | Burroughs Corporation | I/O subsystem using slow devices |
-
1985
- 1985-09-18 JP JP60208019A patent/JPS6266322A/ja active Pending
-
1986
- 1986-04-14 US US06/851,182 patent/US4788660A/en not_active Expired - Lifetime
- 1986-05-14 DE DE19863616136 patent/DE3616136A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3616136C2 (ja) | 1990-09-06 |
| DE3616136A1 (de) | 1987-03-26 |
| US4788660A (en) | 1988-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4161787A (en) | Programmable timer module coupled to microprocessor system | |
| US5511207A (en) | Program control circuit determining the designated number of times a sequence of instructions is repetitively executed to prevent further execution of a jump instruction | |
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| US5117380A (en) | Random number generator driven by independent clock pulses asynchronously with system clock pulses | |
| US4225934A (en) | Multifunctional arithmetic and logic unit in semiconductor integrated circuit | |
| JPS6266322A (ja) | デ−タバスバツフア制御回路 | |
| US4142246A (en) | Sequence controller with dynamically changeable program | |
| JPH03206543A (ja) | 同期化回路 | |
| JPH08137430A (ja) | 半導体集積回路 | |
| US4999807A (en) | Data input circuit having latch circuit | |
| US4918650A (en) | Memory control interface apparatus | |
| US4408276A (en) | Read-out control system for a control storage device | |
| US4683545A (en) | Speed determining process and a device for implementing same | |
| JPH11509658A (ja) | 拡張されたチップ選択リセット装置および方法 | |
| JP2508291B2 (ja) | シリアル入出力回路 | |
| JP2508322B2 (ja) | シリアルｉ／ｏ回路内臓マイクロコンピュ―タ | |
| SU1383505A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код угловых единиц | |
| SU1195364A1 (ru) | Микропроцессор | |
| JPS6111803Y2 (ja) | ||
| SU1653154A1 (ru) | Делитель частоты | |
| JPS63276915A (ja) | タイミング信号発生回路 | |
| KR970007156Y1 (ko) | 데이타 입출력장치의 엑세스 시간 제어회로 | |
| SU1084749A1 (ru) | Устройство дл допускового контрол последовательностей импульсов | |
| SU437072A1 (ru) | Микропрограммное устройство управлени | |
| SU1531172A1 (ru) | Параллельный асинхронный регистр |