JP2508291B2 - シリアル入出力回路 - Google Patents
シリアル入出力回路Info
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- JP2508291B2 JP2508291B2 JP1234337A JP23433789A JP2508291B2 JP 2508291 B2 JP2508291 B2 JP 2508291B2 JP 1234337 A JP1234337 A JP 1234337A JP 23433789 A JP23433789 A JP 23433789A JP 2508291 B2 JP2508291 B2 JP 2508291B2
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- Japan
- Prior art keywords
- counter
- clock
- signal
- shift register
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データをシリアルに入出力を行なうシリ
アル入出力回路に関するものである。
アル入出力回路に関するものである。
従来のシリアル入出力回路としては例えば第２図に示
すようなものがあった。
すようなものがあった。
図において、CKはこのシリアル入出力回路のシフト動
作を行なわせるためのクロック信号、１はクロック信号
CKに同期してデータをシフトするシフトレジスタ、SIN
はシフトレジスタ１へのシリアルデータ入力端、SOUTは
シフトレジスタ１からのシリアルデータ出力端、２はシ
フトレジスタ１のビット数分のクロック信号CKをカウン
トした時にシリアル送受信が終了したことを示す送受信
終了信号を出力するクロックカウンタである。
作を行なわせるためのクロック信号、１はクロック信号
CKに同期してデータをシフトするシフトレジスタ、SIN
はシフトレジスタ１へのシリアルデータ入力端、SOUTは
シフトレジスタ１からのシリアルデータ出力端、２はシ
フトレジスタ１のビット数分のクロック信号CKをカウン
トした時にシリアル送受信が終了したことを示す送受信
終了信号を出力するクロックカウンタである。
次に動作について説明する。ここでシフトレジスタ１
のビット数は８ビットであるとして説明する。
のビット数は８ビットであるとして説明する。
シフトレジスタ１はクロック信号CKが１サイクル入力
されるとデータを１ビットシフトし、シフトによってと
び出した１ビットのデータをシリアルデータ出力端SOUT
に出力する。それと同時に、シフトレジスタ１はシフト
により足りなくなる１ビットのデータをシリアルデータ
入力端SINから取り込む。シフトレジスタ１は、クロッ
ク信号CKが入力され続ける限り、この動作をくり返す。
シフトレジスタ１に送信したい８ビットデータを書き込
み、クロック信号CKを８サイクル入力すると、シリアル
データ出力端SOUTから８ビットのデータが出力される。
また、クロック信号CKに同期してシリアルデータ入力端
SINからデータを入力すると、クロック信号CKが８サイ
クル入力された時点でシフトレジスタ１には８ビットの
データがシリアルデータ入力端SINから入力される。
されるとデータを１ビットシフトし、シフトによってと
び出した１ビットのデータをシリアルデータ出力端SOUT
に出力する。それと同時に、シフトレジスタ１はシフト
により足りなくなる１ビットのデータをシリアルデータ
入力端SINから取り込む。シフトレジスタ１は、クロッ
ク信号CKが入力され続ける限り、この動作をくり返す。
シフトレジスタ１に送信したい８ビットデータを書き込
み、クロック信号CKを８サイクル入力すると、シリアル
データ出力端SOUTから８ビットのデータが出力される。
また、クロック信号CKに同期してシリアルデータ入力端
SINからデータを入力すると、クロック信号CKが８サイ
クル入力された時点でシフトレジスタ１には８ビットの
データがシリアルデータ入力端SINから入力される。
クロックカウンタ２は、シフトレジスタ１が８ビット
のシフト動作を行なったことを他の回路（例えばCPU）
に知らせるために、クロック信号CKを８サイクルカウン
トすると送受信終了信号を出力する。
のシフト動作を行なったことを他の回路（例えばCPU）
に知らせるために、クロック信号CKを８サイクルカウン
トすると送受信終了信号を出力する。
従来のシリアル入出力回路は上述したようにクロック
信号CKが直接にシフトレジスタ１に入力される構成とな
っているので、クロック信号CKが入力されると必ずシリ
アル送受信が行なわれてしまい、例えばクロック信号CK
が入力され、クロック信号CKの特定のバイトのみでシリ
アル入出力処理を行なうといったことができないという
問題点があった。
信号CKが直接にシフトレジスタ１に入力される構成とな
っているので、クロック信号CKが入力されると必ずシリ
アル送受信が行なわれてしまい、例えばクロック信号CK
が入力され、クロック信号CKの特定のバイトのみでシリ
アル入出力処理を行なうといったことができないという
問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、クロック信号の例えば特定バイトでシリア
ル送受信を行なえるシリアル入出力回路を提供すること
を目的とする。
れたもので、クロック信号の例えば特定バイトでシリア
ル送受信を行なえるシリアル入出力回路を提供すること
を目的とする。
この発明に係るシリアル入出力回路は、クロック信号
に同期してデータをシフトするシフトレジスタ１と、こ
のシフトレジスタ１においてデータが特定回数シフトし
たことを知らせるためにクロック信号をカウントする第
１のカウンタ（クロックカウンタ２）と、この第１のカ
ウンタが特定回数カウントした時に出力されるクロック
カウント信号をカウントする第２のカウンタ（バイトカ
ウンタ３）と、この第２のカウンタのカウント値が特定
値になった時にのみシフトレジスタ１のクロック信号に
よるシフト動作を許可する制御を行なうクロック制御回
路４とを備えたものである。
に同期してデータをシフトするシフトレジスタ１と、こ
のシフトレジスタ１においてデータが特定回数シフトし
たことを知らせるためにクロック信号をカウントする第
１のカウンタ（クロックカウンタ２）と、この第１のカ
ウンタが特定回数カウントした時に出力されるクロック
カウント信号をカウントする第２のカウンタ（バイトカ
ウンタ３）と、この第２のカウンタのカウント値が特定
値になった時にのみシフトレジスタ１のクロック信号に
よるシフト動作を許可する制御を行なうクロック制御回
路４とを備えたものである。
シフトレジスタ１はクロック信号に同期してデータを
シフトする。第１のカウンタ（クロックカウンタ２）は
シフトレジスタ１においてデータが特定回数シフトした
ことを知らせるためにクロック信号をカウントする。第
２のカウンタ（バイトカウンタ３）は第１のカウンタ
（クロックカウンタ２）が特定回数カウントした時に出
力されるクロックカウント信号をカウントする。クロッ
ク制御回路４は、第２のカウンタ（バイトカウンタ３）
のカウント値が特定値になった時にシフトレジスタ１の
クロック信号によるシフト動作を許可する制御を行な
う。
シフトする。第１のカウンタ（クロックカウンタ２）は
シフトレジスタ１においてデータが特定回数シフトした
ことを知らせるためにクロック信号をカウントする。第
２のカウンタ（バイトカウンタ３）は第１のカウンタ
（クロックカウンタ２）が特定回数カウントした時に出
力されるクロックカウント信号をカウントする。クロッ
ク制御回路４は、第２のカウンタ（バイトカウンタ３）
のカウント値が特定値になった時にシフトレジスタ１の
クロック信号によるシフト動作を許可する制御を行な
う。
第１図はこの発明の一実施例に係るシリアル入出力回
路の構成を示すブロック図である。図において、１はク
ロック信号CKに同期してデータをシフトするシフトレジ
スタ、２はシフトレジスタ１においてデータが特定回数
シフトしたことを知らせるためにクロック信号CKをカウ
ントするクロックカウンタ（第１のカウンタ）、３はク
ロックカウンタ２が特定回数カウントした時に出力され
るクロックカウント信号をカウントするバイトカウンタ
（第２のカウンタ）、４はバイトカウンタ３のカウント
値が特定値になっこ時にシフトレジスタ１のクロック信
号CKによるシフト動作を許可する制御を行なうクロック
制御回路、５はシリアル入出力の送受信が終了したこと
を示す送受信終了信号を制御する終了信号制御回路であ
る。
路の構成を示すブロック図である。図において、１はク
ロック信号CKに同期してデータをシフトするシフトレジ
スタ、２はシフトレジスタ１においてデータが特定回数
シフトしたことを知らせるためにクロック信号CKをカウ
ントするクロックカウンタ（第１のカウンタ）、３はク
ロックカウンタ２が特定回数カウントした時に出力され
るクロックカウント信号をカウントするバイトカウンタ
（第２のカウンタ）、４はバイトカウンタ３のカウント
値が特定値になっこ時にシフトレジスタ１のクロック信
号CKによるシフト動作を許可する制御を行なうクロック
制御回路、５はシリアル入出力の送受信が終了したこと
を示す送受信終了信号を制御する終了信号制御回路であ
る。
次に動作について説明する。シフトレジスタ１は従来
のシリアル入出力回路と同じ動作をする。ここで、シフ
トレジスタ１のビット数は例えば８ビットとする。クロ
ックカウンタ２は、クロック信号CKを８サイクルカウン
トするごとにオーバフロー信号（クロックカウント信
号）を出力する。バイトカウンタ３は、クロックカウン
タ２からのオーバフロー信号をカウントし、カウント値
が所定値になっている間、シリアル送受信が行なえるよ
う制御信号をクロック制御回路４と終了信号制御回路５
に出力する。即ち、クロック制御回路４（オアゲート）
の一方の入力端に供給されているクロック信号CKは、バ
イトカウンタ３からの制御信号によりスルーパス（有
効）となり、このスルーパスされるクロック信号（トリ
ガ信号）により、シフトレジスタ１が動作する。バイト
カウンタ３から制御信号が出力されていない時は、クロ
ック制御回路４の出力は一定値（「０」あるいは
「１」）となり、シフトレジスタ１にはトリガ信号が供
給されないのでシフトレジスタ１は動作しない。
のシリアル入出力回路と同じ動作をする。ここで、シフ
トレジスタ１のビット数は例えば８ビットとする。クロ
ックカウンタ２は、クロック信号CKを８サイクルカウン
トするごとにオーバフロー信号（クロックカウント信
号）を出力する。バイトカウンタ３は、クロックカウン
タ２からのオーバフロー信号をカウントし、カウント値
が所定値になっている間、シリアル送受信が行なえるよ
う制御信号をクロック制御回路４と終了信号制御回路５
に出力する。即ち、クロック制御回路４（オアゲート）
の一方の入力端に供給されているクロック信号CKは、バ
イトカウンタ３からの制御信号によりスルーパス（有
効）となり、このスルーパスされるクロック信号（トリ
ガ信号）により、シフトレジスタ１が動作する。バイト
カウンタ３から制御信号が出力されていない時は、クロ
ック制御回路４の出力は一定値（「０」あるいは
「１」）となり、シフトレジスタ１にはトリガ信号が供
給されないのでシフトレジスタ１は動作しない。
また終了信号制御回路５を説明するに際して、例え
ば、クロックカウンタ２がオーバフロー信号として論理
値「０」を出力し、バイトカウンタ３はオーバフロー信
号を３回カウントしたとき制御信号として論理値「０」
を出力する場合を考えてみる。クロックカウンタ２から
オーバフロー信号が１回,2回出力された時点ではまだバ
イトカウンタ３の出力論理値は「１」であり、終了信号
制御回路５の入力論理値は「０」「１」であるから、終
了信号制御回路５の出力論理値は「１」である。そし
て、バイトカウンタ３がオーバフロー信号を３回カウン
トして、バイトカウンタ３の出力論理値が「０」に変化
すると、終了信号制御回路５の入力論理値は「０」
「０」となるから、終了信号制御回路５の出力論理値は
「０」となる。従って、この出力論理値「０」を送受信
終了信号として用いればよい。
ば、クロックカウンタ２がオーバフロー信号として論理
値「０」を出力し、バイトカウンタ３はオーバフロー信
号を３回カウントしたとき制御信号として論理値「０」
を出力する場合を考えてみる。クロックカウンタ２から
オーバフロー信号が１回,2回出力された時点ではまだバ
イトカウンタ３の出力論理値は「１」であり、終了信号
制御回路５の入力論理値は「０」「１」であるから、終
了信号制御回路５の出力論理値は「１」である。そし
て、バイトカウンタ３がオーバフロー信号を３回カウン
トして、バイトカウンタ３の出力論理値が「０」に変化
すると、終了信号制御回路５の入力論理値は「０」
「０」となるから、終了信号制御回路５の出力論理値は
「０」となる。従って、この出力論理値「０」を送受信
終了信号として用いればよい。
言い換えれば、終了信号制御回路５（オアゲート）
は、バイトカウンタ３からの制御信号に基づいてクロッ
クカウンタ２からの出力をスルーパスさせて、これを送
受信終了信号として出力する回路（オアゲート）であ
る。ここで、バイトカウンタ３は例えばダウンカウンタ
とし、カウント値が“0"になっている間、制御信号を出
力するものとする。クロック制御回路４は、バイトカウ
ンタ３の内容が“0"の間、入力されるクロック信号CKを
シフトレジスタ１に伝え、シフト動作をさせるように働
く。また、終了信号制御回路５は、バイトカウンタ３の
内容が“0"の間にクロックカウンタ２から出力されるオ
ーバフロー信号を送受信終了信号として出力するように
働く。
は、バイトカウンタ３からの制御信号に基づいてクロッ
クカウンタ２からの出力をスルーパスさせて、これを送
受信終了信号として出力する回路（オアゲート）であ
る。ここで、バイトカウンタ３は例えばダウンカウンタ
とし、カウント値が“0"になっている間、制御信号を出
力するものとする。クロック制御回路４は、バイトカウ
ンタ３の内容が“0"の間、入力されるクロック信号CKを
シフトレジスタ１に伝え、シフト動作をさせるように働
く。また、終了信号制御回路５は、バイトカウンタ３の
内容が“0"の間にクロックカウンタ２から出力されるオ
ーバフロー信号を送受信終了信号として出力するように
働く。
したがって、読みとばしたいクロック信号CKのバイト
数をバイトカウンタ３に書き込んでおくと、クロックカ
ウンタ２のオーバフロー信号でバイトカウンタ３がダウ
ンカウントし、その内容が“0"になるまでシリアル送受
信は行なわれず、クロック信号CKを読みとばしたいバイ
ト数分とばすと、バイトカウンタ３の内容は“0"とな
り、次の１バイト分のクロック信号CKの８サイクルはシ
フトレジスタ１によりシリアル送受信が行なわれる。ま
た、この送受信が終ると送受信終了信号も終了信号制御
回路５から出力される。その後バイトカウンタ３は、ま
たダウンカウントするため、その内容は“0"ではなくな
り、その後のクロック信号CKではシリアル送受信が行な
われなくなる。
数をバイトカウンタ３に書き込んでおくと、クロックカ
ウンタ２のオーバフロー信号でバイトカウンタ３がダウ
ンカウントし、その内容が“0"になるまでシリアル送受
信は行なわれず、クロック信号CKを読みとばしたいバイ
ト数分とばすと、バイトカウンタ３の内容は“0"とな
り、次の１バイト分のクロック信号CKの８サイクルはシ
フトレジスタ１によりシリアル送受信が行なわれる。ま
た、この送受信が終ると送受信終了信号も終了信号制御
回路５から出力される。その後バイトカウンタ３は、ま
たダウンカウントするため、その内容は“0"ではなくな
り、その後のクロック信号CKではシリアル送受信が行な
われなくなる。
このように上記実施例によれば、バイトカウンタ３の
値が特定の値の時にしかシフトレジスタ１がシフト動作
をしないので、複数バイト分のクロック信号CKが入力さ
れ、その内の特定バイトのクロック信号CKでしかシリア
ル送受信を行ないたくない時に、何バイト後にシリアル
送受信を行なうかの情報をバイトカウンタ３に書き込ん
でおくことにより、指定した時以外のクロック信号CKで
シリアル送受信をしてしまうことがなくなる。
値が特定の値の時にしかシフトレジスタ１がシフト動作
をしないので、複数バイト分のクロック信号CKが入力さ
れ、その内の特定バイトのクロック信号CKでしかシリア
ル送受信を行ないたくない時に、何バイト後にシリアル
送受信を行なうかの情報をバイトカウンタ３に書き込ん
でおくことにより、指定した時以外のクロック信号CKで
シリアル送受信をしてしまうことがなくなる。
なお、上記実施例ではシフトレジスタ１を８ビットと
したが、ビット数に制限はなく、クロックカウンタ２が
オーバフローするカウント数をシフトレジスタ１のビッ
ト数と同じにしてあれば良い。また、バイトカウンタ３
はアップカウンタでも良く、内容が“0"以外の特定の値
でシリアル送受信するようにしても良い。
したが、ビット数に制限はなく、クロックカウンタ２が
オーバフローするカウント数をシフトレジスタ１のビッ
ト数と同じにしてあれば良い。また、バイトカウンタ３
はアップカウンタでも良く、内容が“0"以外の特定の値
でシリアル送受信するようにしても良い。
また、クロック制御回路４と終了信号制御回路５を工
夫することにより従来のシリアル入出力回路と同一の機
能も実現できるようにしても問題はない。例えばクロッ
ク制御回路４はバイトカウンタ３の出力信号にかかわら
ずクロック信号CKをシフトレジスタ１に与えるように制
御するように構成すればよい。また、終了信号制御回路
５はバイトカウンタ３の出力信号にかかわらずクロック
カウンタ２の出力信号を送受信終了信号として出力する
構成とすればよい。
夫することにより従来のシリアル入出力回路と同一の機
能も実現できるようにしても問題はない。例えばクロッ
ク制御回路４はバイトカウンタ３の出力信号にかかわら
ずクロック信号CKをシフトレジスタ１に与えるように制
御するように構成すればよい。また、終了信号制御回路
５はバイトカウンタ３の出力信号にかかわらずクロック
カウンタ２の出力信号を送受信終了信号として出力する
構成とすればよい。
以上のように本発明によれば、第１のカウンタがクロ
ック信号を特定回数カウントした時に出力されるクロッ
クカウント信号をカウントする第２のカウンタと、この
第２のカウンタのカウント値が特定値になった時にシフ
トレジスタのクロック信号によるシフト動作を許可する
制御を行なうクロック制御回路とを備えて構成したの
で、クロック信号の例えば特定バイトの時にシリアル送
受信を行なうことが可能となり、何バイト分ものクロッ
ク信号が入力されるが、その中の特定バイトのクロック
信号でシリアル送受信をしたい場合に、不必要なシリア
ル入出力処理をする必要がなく、このシリアル入出力回
路を持った例えばマイクロコンピュータは他の処理に専
念することができ、処理効率の向上を図れるという効果
が得られる。
ック信号を特定回数カウントした時に出力されるクロッ
クカウント信号をカウントする第２のカウンタと、この
第２のカウンタのカウント値が特定値になった時にシフ
トレジスタのクロック信号によるシフト動作を許可する
制御を行なうクロック制御回路とを備えて構成したの
で、クロック信号の例えば特定バイトの時にシリアル送
受信を行なうことが可能となり、何バイト分ものクロッ
ク信号が入力されるが、その中の特定バイトのクロック
信号でシリアル送受信をしたい場合に、不必要なシリア
ル入出力処理をする必要がなく、このシリアル入出力回
路を持った例えばマイクロコンピュータは他の処理に専
念することができ、処理効率の向上を図れるという効果
が得られる。
第１図はこの発明の一実施例に係るシリアル入出力回路
の構成を示すブロック図、第２図は従来のシリアル入出
力回路の構成を示すブロック図である。 １……シフトレジスタ、２……クロックカウンタ（第１
のカウンタ）、３……バイトカウンタ（第２のカウン
タ）、４……クロック制御回路。
の構成を示すブロック図、第２図は従来のシリアル入出
力回路の構成を示すブロック図である。 １……シフトレジスタ、２……クロックカウンタ（第１
のカウンタ）、３……バイトカウンタ（第２のカウン
タ）、４……クロック制御回路。
Claims (1)
- 【請求項１】クロック信号に同期してデータをシフトす
るシフトレジスタと、このシフトレジスタにおいてデー
タが特定回数シフトしたことを知らせるためにクロック
信号をカウントする第１のカウンタと、この第１のカウ
ンタがクロック信号を特定回数カウントした時に出力さ
れるクロックカウント信号をカウントする第２のカウン
タと、この第２のカウンタのカウント値が特定値になっ
た時に上記シフトレジスタのクロック信号によるシフト
動作を許可する制御を行なうクロック制御回路とを備え
たことを特徴とするシリアル入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234337A JP2508291B2 (ja) | 1989-09-08 | 1989-09-08 | シリアル入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234337A JP2508291B2 (ja) | 1989-09-08 | 1989-09-08 | シリアル入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397055A JPH0397055A (ja) | 1991-04-23 |
| JP2508291B2 true JP2508291B2 (ja) | 1996-06-19 |
Family
ID=16969410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1234337A Expired - Lifetime JP2508291B2 (ja) | 1989-09-08 | 1989-09-08 | シリアル入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508291B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5073935B2 (ja) * | 2005-10-06 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | シリアルデータ入力システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691546B2 (ja) * | 1986-03-07 | 1994-11-14 | 株式会社日立製作所 | 通信制御方法および装置 |
-
1989
- 1989-09-08 JP JP1234337A patent/JP2508291B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0397055A (ja) | 1991-04-23 |
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