JPH05347651A - データフレーム間の休止時間設定回路 - Google Patents

Abstract

(57)【要約】 【目的】データフレーム間に休止時間を設定する休止時
間設定回路に関し、データ処理装置の処理能力に応じて
休止時間を適宜変更できることを目的とする。 【構成】カウンタ１はカウントスタート信号ＳＴに応答
してカウントクロック信号ＣＬＫを計数し、予め定めた
計数値に達したとき、休止時間の終了を示す休止時間終
了信号ＥＮＤを出力する。カウントクロック発生回路２
は複数（この場合２つ）の異なる周期のカウントクロッ
ク信号ＣＬＫ１，ＣＬＫ２を生成し次段のクロック選択
回路３に出力するようになっている。選定回路４は異な
る周期のカウントクロック信号ＣＬＫ１，ＣＬＫ２のう
ちいずれか１つを選定し選定モード信号を次段のクロッ
ク選択回路３に出力する。クロック選択回路３は選定モ
ード信号に基づいてカウントクロック信号ＣＬＫ１，Ｃ
ＬＫ２の中から１つをカウントクロックＣＬＫとして前
記カウンタ１に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータフレームとデータ
フレームとの間に休止時間を設定して各データフレーム
を伝送するデータ伝送方法において、その休止時間を設
定する休止時間設定回路に関するものである。

【０００２】ホームバスシステム規格等のようにデータ
フレームとデータフレームとの間に休止時間を設けたデ
ータ伝送方式がある。このデータ伝送方式において、デ
ータ処理装置の処理能力に応じて休止時間中にデータ処
理ができなかったり、反対に休止時間が長く高速処理が
できない場合がある。そのため、データ処理能力に応じ
て休止時間を適宜変更する必要がある。

【０００３】

【従来の技術】ホームバスシステム規格において制御信
号のデータフレームは図６に示すフォーマットで構成さ
れている。詳述すると、各キャラクタは１１ビットで構
成され、フレームの先頭から優先コードＰＲ、自己アド
レスＳＡ、相手アドレスＤＡ、制御コードＣＣ、電文長
コードＢＣ、データオペレーションコード及びオペラン
ド等を含むデータＤＡＴＡ、チェックコードＦＣＣ、ダ
ミーＤＭＹ及びＡＣＫ／ＮＡＫコードＡＣＫ／ＮＡＫの
順で各キャラクタが配置構成されている。そして、この
ように構成されたデータフレームとデータフレームとの
間にホームバスシステム規格においては休止時間を設定
している。なお、前記データフレームのダミーＤＭＹの
キャラクタから次のデータフレームの先頭の優先コード
ＰＲの前までを休止期間という。

【０００４】この休止時間（休止期間）は受信端末が１
データフレームの制御信号を受信したとき、この休止時
間（休止期間）中にその受信したデータフレーム（制御
信号）の信号処理を行うために必要な時間を確保するた
めである。そして、ホームバスシステム規格では休止時
間が９６ビット（≒１０ｍｓ）、休止期間が１０ｍｓ＋
２２ビットと決められている。すなわち、ホームバスシ
ステム規格では転送レートを９６００ｂｐｓとしている
ことから、１ビットについて１０４μｓとなり、１１ビ
ット（１キャラクタ分）でほぼ１．１ｍｓ（≒１１ビッ
ト×１０４μｓ）となる。

【０００５】ところで、受信端末のＣＰＵが受信する１
つのデータフレームの制御信号について優先コードＰ
Ｒ、自己アドレスＳＡ等の各キャラクタはカウンタによ
って同期をとっていた。つまり、カウンタは予め設定さ
れた固定周期のカウントクロック信号でカウント動作
し、カウンタのカウント値が例えば「３」の時には優先
コードＰＲのデータ、「４」の時には自己アドレスＳＡ
のデータに同期がとれる状態にあるといったように、各
キャラクタに対して同期をとっていた。

【０００６】勿論、各データフレーム間の休止時間をカ
ウントするカウンタも存在し、そのカウンタによって休
止時間が決定されている。ＣＰＵはこのカウントに基づ
いて次のフレームの制御信号の処理を実行する。

【０００７】ここで、休止時間を設定するカウンタ（正
確には休止期間をカウンタ）を一例を説明する。この休
止期間のカウントは図８に示すように例えば３個のカウ
ンタで行う。即ち、第１のカウンタ４１はダミーＤＭＹ
のキャラクタから４４ビット（＝１１ビット×４）分を
カウントする。第２のカウンタ４２は１１ビット分をカ
ウントする。また、第３のカウンタ４３は６２ビット分
をカウントする。なお、残り１ビットはカウントしな
い。

【０００８】第１のカウンタ４１は２ビットカウンタで
あって、先のチェックコードＦＣＣをカウントした図示
しないカウンタのオーバフロー信号をカウントスタート
信号ＳＴとして入力しカウント動作を開始する。そし
て、第１のカウンタ４１は１１ビット幅（１１×１０４
μｓ）の周期でカウント動作していく。

【０００９】第２のカウンタ４２は２ビットカウンタで
あって、第１のカウンタ４１のオーバフロー信号をカウ
ントスタート信号ＳＴとして入力しカウント動作を開始
する。そして、第２のカウンタ４２は１１ビット幅（１
１×１０４μｓ）の周期でカウント動作し１つ（１１ビ
ット幅分）をカウントするとリセットし、第３のカウン
タ４３にカウントスタート信号ＳＴを出力する。

【００１０】第３のカウンタ４３は６ビットのカウンタ
であって、第２のカウンタ４２からのカウントスタート
信号ＳＴに基づいてカウント動作を開始する。そして、
第３のカウンタ４３は１ビット幅（１０４μｓ）の周期
でカウント動作し６２ビット分をカウントするとオーバ
フローし、そのオーバフロー信号をカウント終了信号Ｅ
ＮＤとして出力する。

【００１１】従って、この第３のカウンタ４３のカウン
ト終了信号ＥＮＤに基づいて端末のＣＰＵは休止時間
（休止期間）の終了を認識することができる。

【００１２】

【発明が解決しようとする課題】ところで、ホームバス
システム規格等のデータ伝送方式においてはデータフレ
ームとデータフレームとの間に設けられた休止時間（休
止期間）はカウンタ４１〜４３の構成からして固定で変
更することができないものであった。従って、データ処
理能力の優れた受信端末を使用した場合、休止時間（休
止期間）が長くなりなり、能力を十分に発揮できない。
また、逆にデータ処理能力が劣る端末の場合には、この
休止期間では短すぎ処理できないという問題があった。

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的はデータフレームとデータ
フレーム間に休止時間を設けたデータ伝送方式におい
て、データ処理装置の処理能力に応じて休止時間を適宜
変更することができるデータフレーム間の休止時間設定
回路を提供することにある。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図である。カウンタ１はカウントスタート信号ＳＴに応
答してカウントクロック信号ＣＬＫを計数し、予め定め
た計数値に達したとき、休止時間の終了を示す休止時間
終了信号ＥＮＤを出力する。カウントクロック発生回路
２は複数（この場合２つ）の異なる周期のカウントクロ
ック信号ＣＬＫ１，ＣＬＫ２を生成し次段のクロック選
択回路３に出力するようになっている。

【００１５】選定回路４は異なる周期のカウントクロッ
ク信号ＣＬＫ１，ＣＬＫ２のうちいずれか１つを選定し
選定モード信号を次段のクロック選択回路３に出力す
る。クロック選択回路３は選定モード信号に基づいてカ
ウントクロック信号ＣＬＫ１，ＣＬＫ２の中から１つを
カウントクロックＣＬＫとして前記カウンタ１に出力す
る。

【００１６】

【作用】本発明によれば、選定回路４によって異なる周
期のカウントクロック信号ＣＬＫ１，ＣＬＫ２のうちい
ずれか１つを適宜に選ぶことができる。そして、クロッ
ク選択回路３によってカウントクロック信号ＣＬＫ１，
ＣＬＫ２の中から選択した１つがカウントクロック信号
ＣＬＫとしてカウンタ１に計数される。

【００１７】従って、カウンタ１は選択されたカウント
クロック信号ＣＬＫ１，ＣＬＫ２に応じて予め定めた計
数値に到達するまでの時間が異なり、休止時間終了信号
ＥＮＤを出力する時間が変わる。従って、休止時間を適
宜変更することが可能となる。

【００１８】

【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。なお、本実施例では図８で説明した前
記３個のカウンタ４１〜４３のうち第１及び第２のカウ
ンタ４１，４２は同じ構成であって、６２ビット分をカ
ウントする第３のカウンタ４３について変更を加えた。
従って、説明の便宜上、６２ビット分をカウントする第
３のカウンタ４３についてのみ詳細に説明する。

【００１９】図２において、カウントクロック発生回路
１１は２種類のカウントクロック信号ＣＬＫ１，ＣＬＫ
２を生成し出力する。そして、カウントクロック信号Ｃ
ＬＫ１（以下、第１のカウントクロックという）の周期
は１０４μｓである。一方、カウントクロック信号ＣＬ
Ｋ２（以下、第２のカウントクロックという）の周期は
第１のカウントクロックの２倍の２０８μｓである。

【００２０】カウントクロック発生回路１１は第１及び
第２のカウントクロックＣＬＫ１，ＣＬＫ２の他に１．
６μｓの周期のクロックφ１を生成し出力するようにな
っている。

【００２１】カウントクロック選定回路１２はレジスタ
であって、第１又は第２のカウントクロックＣＬＫ１，
ＣＬＫ２のいずれか一方を選定するモード信号を出力す
る。カウントクロック選定回路１２は図示しない選定ス
イッチ又は外部回路からの選定信号に基づいて各モード
を選定保持するようになっている。そして、第１のカウ
ントクロックＣＬＫ１を選定するモードの場合には、モ
ード信号は論理「０」を出力する。また、第２のカウン
トクロックＣＬＫ２を選定するモードの場合には、モー
ド信号は論理「１」を出力する。

【００２２】クロック選択回路１３は２個のアンド回路
１４，１５、１個のノア回路１６及び２個のインバータ
回路１７，１８から構成され、前記第１及び第２のカウ
ントクロックＣＬＫ１，ＣＬＫ２及びモード信号を入力
する。

【００２３】そして、前記選定回路１２からのモード信
号はアンド回路１４の一方の入力端子に、インバータ回
路１７を介してアンド回路１５の一方の入力端子に入力
される。一方、第１のカウントクロックＣＬＫ１はアン
ド回路１５の他方の入力端子に入力され、第２のカウン
トクロックＣＬＫ２はアンド回路１４の他方の入力端子
に入力される。

【００２４】従って、論理「０」のモード信号が入力さ
れているとき、アンド回路１５が選択され、第１のカウ
ントクロックＣＬＫ１が同アンド回路１５、ノア回路１
６及びインバータ回路１８を介してカウントクロックＣ
ＬＫとして出力される。一方、論理「１」のモード信号
が入力されているとき、アンド回路１４が選択され、第
２のカウントクロックＣＬＫ２が同アンド回路１４、ノ
ア回路１６及びインバータ回路１８を介してカウントク
ロックＣＬＫとして出力される。

【００２５】第３のカウンタ４４は６ビットのカウンタ
であって、前記クロック選択回路１３からカウントクロ
ックＣＬＫを入力する。また、第３のカウンタ４４はノ
ア回路１９に入力されるシステムリセット信号ＳＲ及び
カウントスタート信号ＳＴをリセット信号ＲＳとして入
力する。

【００２６】第３のカウンタ４４にはリセット信号ＲＳ
及びカウントクロックＣＬＫを入力する６個のリセット
付ラッチ回路２０ａ〜２０ｆが設けられている。リセッ
ト付ラッチ回路２０ａ〜２０ｆはリセット信号ＲＳに基
づいてリセットされ、カウントクロックＣＬＫに基づい
て入力端子に入力される論理値を保持し、その論理値を
次段の前記クロックφ１に同期してラッチ動作するラッ
チ回路２１ａ〜２１ｆに出力する。

【００２７】最下位ビット（第１位）のリセット付ラッ
チ回路２０ａはインバータ回路２２を介してラッチ回路
２１ａの信号を入力する。第２位のリセット付ラッチ回
路２０ｂの入力端子にはＥＸオア回路２３が接続されて
いる。ＥＸオア回路２３はラッチ回路２１ａ，２１ｂが
ラッチしている値を入力する。

【００２８】第３位のリセット付ラッチ回路２０ｃの入
力端子にはＥＸオア回路２４が接続されている。ＥＸオ
ア回路２４はラッチ回路２１ｃがラッチしている値を入
力する。また、ＥＸオア回路２４はラッチ回路２１ａ，
２１ｂがラッチしている値を入力するナンド回路２５の
出力をインバータ回路２６を介して入力する。

【００２９】第４位のリセット付ラッチ回路２０ｄの入
力端子にはＥＸオア回路２７が接続されている。ＥＸオ
ア回路２７はラッチ回路２１ｄがラッチしている値を入
力する。また、ＥＸオア回路２７は下位のＥＸオア回路
２４が入力する同じ信号を入力するナンド回路２８の出
力をインバータ回路２９を介して入力する。

【００３０】第５位のリセット付ラッチ回路２０ｅの入
力端子にはＥＸノア回路３０が接続されている。ＥＸノ
ア回路３０はラッチ回路２１ｅの値を入力する。また、
ＥＸノア回路３０は下位のＥＸオア回路２７が入力する
同じ信号を入力するナンド回路３１の出力を入力する。

【００３１】第６位（最上位ビット）のリセット付ラッ
チ回路２０ｆは入力端子にインバータ回路３２を介して
前記ラッチ回路２１ｅに接続されているとともに、前記
ナンド回路３１が接続されている。

【００３２】そして、カウントスタート信号ＳＴに基づ
いてリセット付ラッチ回路２０ａ〜２０ｆは一斉にリセ
ットされる。この状態からカウントクロックＣＬＫに基
づいて各リセット付ラッチ回路２０ａ〜２０ｆは入力端
子に入力されるその時の値をラッチするとともに、次段
のラッチ回路２１ａ〜２１ｆに出力する。従って、リセ
ット信号ＲＳが出力されてから、６４個目のカウントク
ロックＣＬＫが出力されるとラッチ回路２１ａ〜２１ｆ
が全て論理「１」となる。

【００３３】ラッチ回路２１ｂを除く全てのラッチ回路
２１ａ，２１ｃ〜２１ｆはナンド回路３３に接続されて
いる。そして、ラッチ回路２１ａ，２１ｃ〜２１ｆの論
理が全て「１」になると、ナンド回路３３は論理「０」
の休止時間終了信号ＥＮＤを出力する。

【００３４】すなわち、リセット信号ＲＳが出力されて
から、６２個目のカウントクロックＣＬＫが出力される
と、ラッチ回路２１ｂを除くラッチ回路２１ａ，２１ｃ
〜２１ｆが全て論理「１」となる。従って、この第３の
カウンタ４４は６２ビット分をカウントするカウンタと
なる。

【００３５】次に上記のように構成した第３のカウンタ
４４の作用について説明する。今、カウントクロック選
定回路１２が第１のカウントクロックＣＬＫ１を選定す
る「０」のモード信号を出力している。そして、クロッ
ク選択回路１３が第１のカウントクロック（周期が１０
４μｓ）ＣＬＫ１をカウントクロックＣＬＫとして出力
する。このとき、第２のカウンタ４２からカウントスタ
ート信号ＳＴが出力されると、第３のカウンタ４３はリ
セットしたのち、カウントクロックＣＬＫ（第１のカウ
ントクロックＣＬＫ１）に基づいて６２ビット分のカウ
ントを行う。そして、カウントクロックＣＬＫを６２個
カウントするとナンド回路３３から休止時間終了信号Ｅ
ＮＤを出力する。

【００３６】このとき、第３のカウンタ４３がリセット
してから休止時間終了信号ＥＮＤを出力するまでの時間
は以下の通りとなる。 ６２×１０４μｓ＝６４４８μｓ＝６．４４８ｍｓ 次に、モード信号が「１」のとき、クロック選択回路１
３は周期が２０８μｓの第２のカウントクロックＣＬＫ
２をカウントクロックＣＬＫとして出力する。従って、
第３のカウンタ４３は第２のカウントクロックＣＬＫ２
をカウントクロックＣＬＫとしてカウントする。その結
果、リセットしてから休止時間終了信号ＥＮＤを出力す
るまでの時間は以下の通りとなる。

【００３７】 ６２×２０８μｓ＝１２８９６μｓ＝１２．８９６ｍｓ 従って、カウントクロックＣＬＫの周期を変更するだけ
で、第３のカウンタ４３が休止時間終了信号ＥＮＤを出
力する時間が６．４４８ｍｓ（＝12.896-6.448）もの差
が生じる。即ち、休止時間を６．４４８ｍｓも変更する
ことができることになる。

【００３８】従って、休止時間を短く設定したい場合に
は、第１のカウントクロックＣＬＫ１を選択し、休止時
間を長く設定したい場合には第２のカウントクロックＣ
ＬＫ２を選択すれば、適宜に休止時間を変更することが
できる。

【００３９】なお、本発明は前記実施例に限定されるも
のではなく、前記実施例では３個のカウンタ４１〜４３
にて休止時間（正確には休止期間）をカウントしていた
が、これを１つカウンタで、またはその他の数のカウン
タでカウントするようにしてもよい。

【００４０】また、第１及び第２のカウントクロックＣ
ＬＫ１，ＣＬＫ２の周期を適宜変更して実施してもよ
い。例えば、第２のカウントクロックＣＬＫ２の周期を
５２μｓとすると、第３のカウンタ４３がリセットして
から休止時間終了信号ＥＮＤを出力するまでの時間は ６２×５２μｓ＝３２２４μｓ＝３．２２４ｍｓ となり、休止時間をより短く設定することができる。

【００４１】また、前記実施例ではカウントクロック発
生回路１２とクロック選択回路１３を別々に構成した
が、これを１つにしてもよい。すなわち、カウントクロ
ック発生回路をプログラマブルに異なる周期のカウント
クロックを出力するクロック発生回路にし、モード信号
に基づいてそのモード信号に基づく周期のカウントクロ
ックＣＬＫを生成し出力する。

【００４２】さらに、前記実施例では６２ビット分をカ
ウントするとオーバフローするカウンタを用い、そのカ
ウンタに異なる周期のカウントクロックをカウントさせ
るように構成した。これをカウントクロックの周期を同
じにし、設定カウント値を適宜変更させ、カウンタがそ
の設定値に到達したとき休止時間終了信号ＥＮＤを出力
させるようにしてもよい。

【００４３】すなわち、図５に示すように、カウンタ３
５は周期が一つのカウントクロックＣＬＫを入力しカウ
ントする。そして、カウンタ３５のカウント値は一致回
路３６に出力する。一方、適宜休止時間をカウント値と
して設定するレジスタよりなる休止時間調整回路３７を
設け、そのカウント値を一致回路３６に出力する。そし
て、カウントスタート信号ＳＴに応答してカウント動作
を開始したカウンタ３５のカウント値と休止時間調整回
路３７が設定したカウント値を一致回路３６にて比較さ
せる。そして、一致した時、休止時間終了信号ＥＮＤを
出力させる。従って、この場合には休止時間調整回路３
７にて設定するカウント値を適宜変更すれば休止時間を
適宜変更することができる。

【００４４】

【発明の効果】以上詳述したように本発明によれば、デ
ータフレームとデータフレーム間に休止時間を設けたデ
ータ伝送方式において、データ処理装置の処理能力に応
じて休止時間を適宜変更することができる優れた効果が
ある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例を示す休止時間設定回路のブ
ロック図である。

【図３】第１及び第２のカウントクロックの周期を説明
する波形図である。

【図４】第３のカウンタの動作を説明するためのタイム
チャート図である。

【図５】本発明の別例を示す休止時間設定回路のブロッ
ク図である。

【図６】データフレームを示すデータフレーム構成図で
ある。

【図７】データフレーム間の休止時間と休止期間との関
係を示す説明図である。

【図８】従来の休止時間を設定する休止時間設定回路の
ブロック図である。

【符号の説明】

１ カウンタ ２ カウントクロック発生回路 ３ クロック選択回路 ４ 選定回路 ３５ カウンタ ３６ 一致回路 ３７ 休止時間調整回路 ＣＬＫ カウントクロック信号 ＣＬＫ１ 第１のカウントクロック信号 ＣＬＫ２ 第２のカウントクロック信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 カウンタ（１）がカウントクロック信号
   （ＣＬＫ）を計数してデータフレームとデータフレーム
   間の休止時間を設定するデータフレーム間の休止時間設
   定回路において、 複数の異なる周期のカウントクロック信号（ＣＬＫ１，
   ＣＬＫ２）を発生するカウントクロック発生回路（２）
   と、 前記複数のカウントクロック信号（ＣＬＫ１，ＣＬＫ
   ２）の中から所定の１つを選定する選定回路（４）と、 前記選定回路（４）の選定に基づいて複数のカウントク
   ロック信号（ＣＬＫ１，ＣＬＫ２）の中からその選定し
   たカウントクロック信号（ＣＬＫ）を前記カウンタ
   （１）に出力するクロック選択回路（３）とを設けたこ
   とを特徴とするデータフレーム間の休止時間設定回路。
2. 【請求項２】 カウンタ（３５）がカウントクロック信
   号（ＣＬＫ）を計数してデータフレームとデータフレー
   ム間の休止時間を設定するデータフレーム間の休止時間
   設定回路において、 休止時間を適宜変更調整する休止時間調整回路（３７）
   と、 前記休止時間調整回路（３７）の設定した休止時間と、
   前記カウンタ（３５）の計数値とを比較し一致した時、
   休止時間終了信号を出力する一致回路（３６）とを設け
   たことを特徴とするデータフレーム間の休止時間設定回
   路。