JPH0611147B2 - ノイズ除去回路 - Google Patents
ノイズ除去回路Info
- Publication number
- JPH0611147B2 JPH0611147B2 JP61253934A JP25393486A JPH0611147B2 JP H0611147 B2 JPH0611147 B2 JP H0611147B2 JP 61253934 A JP61253934 A JP 61253934A JP 25393486 A JP25393486 A JP 25393486A JP H0611147 B2 JPH0611147 B2 JP H0611147B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- state
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 イ）産業上の利用分野 本発明はパルス信号内に含まれるノイズを除去するノイ
ズ除去回路に関する。
ズ除去回路に関する。
ロ）従来の技術 最近、ローカルネットワークシステムなど近距離で高速
のデータを信頼性より伝送するのにプロトコル・コント
ローラ（単にデータの制御だけでなく送受信機間の約束
ごとまで制御するように構成された制御機）の開発が盛
んである。
のデータを信頼性より伝送するのにプロトコル・コント
ローラ（単にデータの制御だけでなく送受信機間の約束
ごとまで制御するように構成された制御機）の開発が盛
んである。
このようなコントローラを用いた伝送システムでは伝送
手段として専用の同軸ケーブル、撚り線対、光ファイバ
などを用いると共にデータ保護の観点からノイズ機能な
どのハードウエアを持つため高価になるという欠点があ
った。
手段として専用の同軸ケーブル、撚り線対、光ファイバ
などを用いると共にデータ保護の観点からノイズ機能な
どのハードウエアを持つため高価になるという欠点があ
った。
このため例えば特開昭６０−１２７８５０号公報に示す
ようにシフトレジスタと多数決デコード回路より成る多
数決回路を用いてノイズ除去をする方法が考えられてい
る。ところがこうした多数決回路を用いた場合、シフト
レジスタに送られてくる信号に0.1のデータが夫々平均
して半分づつの割合で送られてくるときは、出力信号が
ふらつく。即ち、第２図のような５ｂｉｔのシフトレジ
スタ(1)と多数決デコード回路(2)を用いた多数決回路で
はシフトレジスタ(1)内に含まれる１の数が３以上のと
き、デコード回路(2)から１が出力され、シフトレジス
タ(1)内に含まれる１の数が２以下のときデコード回路
(2)から０が出力される。従って、シフトレジスタ(1)が
パルス信号を受信してその内に含まれる１の数が３と２
の間を変動したとき。デコード回路(2)出力は“１”と
“０”を変動して安定した出力パルスを得ることが出来
ないと云う問題があった。
ようにシフトレジスタと多数決デコード回路より成る多
数決回路を用いてノイズ除去をする方法が考えられてい
る。ところがこうした多数決回路を用いた場合、シフト
レジスタに送られてくる信号に0.1のデータが夫々平均
して半分づつの割合で送られてくるときは、出力信号が
ふらつく。即ち、第２図のような５ｂｉｔのシフトレジ
スタ(1)と多数決デコード回路(2)を用いた多数決回路で
はシフトレジスタ(1)内に含まれる１の数が３以上のと
き、デコード回路(2)から１が出力され、シフトレジス
タ(1)内に含まれる１の数が２以下のときデコード回路
(2)から０が出力される。従って、シフトレジスタ(1)が
パルス信号を受信してその内に含まれる１の数が３と２
の間を変動したとき。デコード回路(2)出力は“１”と
“０”を変動して安定した出力パルスを得ることが出来
ないと云う問題があった。
このため第３図に示す如く、伝送されてくるパルス信号
が“１”のとき６進アップ・ダウン・カウンタ21の内容
をアップ・カウントし、パルス信号が“０”のときアッ
プ・ダウン・カウンタ21の内容をダウン・カウントし
て、このカウント出力Ｑ４、Ｑ１を夫々フリップ・フロ
ップ回路(22)のセット、リセット端子に与えてこのフリ
ップ・フロップ回路(22)出力をあたらなパルス信号とす
る構成が考えられている。
が“１”のとき６進アップ・ダウン・カウンタ21の内容
をアップ・カウントし、パルス信号が“０”のときアッ
プ・ダウン・カウンタ21の内容をダウン・カウントし
て、このカウント出力Ｑ４、Ｑ１を夫々フリップ・フロ
ップ回路(22)のセット、リセット端子に与えてこのフリ
ップ・フロップ回路(22)出力をあたらなパルス信号とす
る構成が考えられている。
然し乍ら、こうしたノイズ除去回路では、例えばパルス
の立ち上がるに際し、カウンタ21に４ｂｉｔの“１”信
号を与えられた後、３ｂｉｔのノイズとなる“０”信号
が与えられ、さらに安定した“１”信号が供給される場
合フリップ・フロップ回路(22)は一旦セットされて後、
再びリセットされるので、第４図の如く、フリップ・フ
ロップ回路(22)からの出力もノイズを含む波形になり、
常に安定した出力パルスを得ることは困難であった。
の立ち上がるに際し、カウンタ21に４ｂｉｔの“１”信
号を与えられた後、３ｂｉｔのノイズとなる“０”信号
が与えられ、さらに安定した“１”信号が供給される場
合フリップ・フロップ回路(22)は一旦セットされて後、
再びリセットされるので、第４図の如く、フリップ・フ
ロップ回路(22)からの出力もノイズを含む波形になり、
常に安定した出力パルスを得ることは困難であった。
ハ）発明の目的 本考案はこのような点に鑑みて為されたものであって、
ノイズ除去回路の出力の安定化を図ることを目的とす
る。
ノイズ除去回路の出力の安定化を図ることを目的とす
る。
ニ）発明の構成 本発明は順次送られてくるパルス信号の一定期間内の１
の数の増減に応じてアップ・ダウン・カウンタの内容を
増減させ、このカウンタ内容により０；１のパルス信号
を出力する出力手段を制御する構成を採る。
の数の増減に応じてアップ・ダウン・カウンタの内容を
増減させ、このカウンタ内容により０；１のパルス信号
を出力する出力手段を制御する構成を採る。
ホ）実施例 第１図は本発明ノイズ除去回路の一実施例を示すブロッ
ク図であって、同図において(3)はクロック信号に同期
して０、１のパルス信号が入力される６ｂｉｔのシフト
レジスタ、(4)はこのシフトレジスタ(3)の入力段の内容
と出力段の内容の排他的倫理和を採るゲート回路、(5)
はこのゲート回路(4)とクロック信号の論理積を採るア
ンド回路を示し、これ等シフトレジスタ(3)〜アンド回
路(5)で上記パルス信号６ｂｉｔ長期間に含まれる０、
１の数の変化を検出する検出手段(6)を構成している。
(7)は上記シフトレジスタ(3)の入力段からの信号をＵ／
Ｄ端子に受け、アンド回路(5)からのクロック信号をク
ロック端子C1ockに受ける６進アップ・ダウン・カウン
タであって、Ｕ／Ｄ端子に“１”が与えられているとき
アンド回路(5)を介して与えられるクロック信号の立ち
上がりに同期してカウントアップを行い、Ｕ／Ｄ端子に
０が与えられているとき、アンド回路(5)を介して与え
られるクロック信号の立ち下がりに同期してカウントダ
ウンを行う。また、このアップ・ダウン・カウンタ(7)
はそのカウント内容０、１、２、…、５に対応してＱ
０、Ｑ１、Ｑ２、…、Ｑ５から“１”が出力される。
(8)は上記６進アップ・ダウン・カウンタ(7)のＱ１出力
を受けてリセットされ、Ｑ４出力をセットされるフリッ
プ・フロップ回路を示し、その出力を新たなパルス信号
として出力する出力回路を為している。
ク図であって、同図において(3)はクロック信号に同期
して０、１のパルス信号が入力される６ｂｉｔのシフト
レジスタ、(4)はこのシフトレジスタ(3)の入力段の内容
と出力段の内容の排他的倫理和を採るゲート回路、(5)
はこのゲート回路(4)とクロック信号の論理積を採るア
ンド回路を示し、これ等シフトレジスタ(3)〜アンド回
路(5)で上記パルス信号６ｂｉｔ長期間に含まれる０、
１の数の変化を検出する検出手段(6)を構成している。
(7)は上記シフトレジスタ(3)の入力段からの信号をＵ／
Ｄ端子に受け、アンド回路(5)からのクロック信号をク
ロック端子C1ockに受ける６進アップ・ダウン・カウン
タであって、Ｕ／Ｄ端子に“１”が与えられているとき
アンド回路(5)を介して与えられるクロック信号の立ち
上がりに同期してカウントアップを行い、Ｕ／Ｄ端子に
０が与えられているとき、アンド回路(5)を介して与え
られるクロック信号の立ち下がりに同期してカウントダ
ウンを行う。また、このアップ・ダウン・カウンタ(7)
はそのカウント内容０、１、２、…、５に対応してＱ
０、Ｑ１、Ｑ２、…、Ｑ５から“１”が出力される。
(8)は上記６進アップ・ダウン・カウンタ(7)のＱ１出力
を受けてリセットされ、Ｑ４出力をセットされるフリッ
プ・フロップ回路を示し、その出力を新たなパルス信号
として出力する出力回路を為している。
このようなノイズ除去回路において、シフトレジスタ
(3)の内容が全て“０”になっていて、アップ・ダウン
・カウンタ(7)の内容が“０”フリップ・フロップ回路
(8)がリセットされているものとする。こうした状態で
送られてくるパルス信号の立ち上がりに際しシフトレジ
スタ(3)に４ｂｉｔ長の“１”信号、３ｂｉｔ長のノイ
ズとなる“０”信号が順次供給された毎、安定した
“１”信号が送られてきた場合を考えてみる。まず最初
“１”信号の供給によりシフトレジスタ(3)の入口段に
は“１”が記憶され、ゲート回路(4)及びアップ・ダウ
ン・カウンタ(7)のＵ／Ｄ端子に“１”が供給される。
これと同時にシフトレジスタ(3)の出力段から“０”信
号が出力されゲート回路(4)から“１”信号が出力され
るためアンド回路(5)が開いて、このアンド回路(5)を介
してクロック信号が上記アップ・ダウン・カウンタ(7)
に供給される。このためこのカウンタ(7)はクロック信
号の立ち上がりに同期してカウントアップを行う。これ
に続いて３ｂｉｔの“１”信号がシフトレジスタ(3)に
送られてくると、前述と同様にシフトレジスタ(3)の出
力段から順次“０”信号が出力される。これにより前述
と同様の動作でアップ・ダウン・カウンタ(7)に“１”
信号及びクロック信号が与えられ、このカウンタ(7)は
カウント値が４になるまでカウントアップを行う。この
カウントアップによりカウンタ(7)はＱ４から“１”信
号を発し、フリップ・フロップ回路(8)をセットする。
こうしてフリップ・フロップ回路(8)はセットされ、
“１”信号を出力する。その後、シフトレジスタ(7)に
３ｂｉｔ長の“０”信号が与えられると、このシフトレ
ジスタ(3)の入力段から順次“０”が入力される。最初
の２ｂｉｔの“０”信号入力時はシフトレジスタ(3)の
出力段からも、“０”が出力されるのでゲート回路(4)
は開かずＡＮＤ回路(5)も閉じたままである。従ってア
ップ・ダウン・カウンタ(7)はカウント内容４を保持し
たままである。３ｂｉｔ目の“０”信号がシフトレジス
タ(3)に入力され、このレジスタ(3)の内容がシフトされ
るとその出力段は“１”になるためゲート回路(4)から
ＡＮＤ回路(5)へ信号が与えられ、このＡＮＤ回路(5)を
介してクロック信号がアップ・ダウン・カウンタ(7)へ
伝えられる。このときこのアップ・ダウン・カウンタ
(7)のＵ／Ｄ端子には“０”信号が与えられているので
クロック信号の立ち上がりに同期して、このカウンタ
(7)はカウントダウンし、その内容を３とする。続いて
安定した“１”信号が送られてくると、シフトレジスタ
(3)はクロック信号に同期して順次“１”を入力する。
このとき最初の３ｂｉｔ長の間はレジスタ(3)の出力段
は“１”であるためゲート回路(4)は閉じたままでＡＮ
Ｄ回路(5)が開かず、カウンタ(7)にはクロック信号は供
給されない。従って、このアップ・ダウン・カウンタ
(7)の内容は３のまま保持される。その後、さらにこの
シフトレジスタ(3)に信号“１”が順次入力されると、
シフトレジスタ(3)の出力段から３ｂｉｔ長期間は
“０”信号が出力され、ゲート回路(4)からＡＮＤ回路
(5)へ信号が与えられる。これによりＡＮＤ回路(5)を介
してクロック信号がアップ・ダウン・カウンタ(7)へ伝
えられるようになる。このときアップ・ダウン・カウン
タ(7)のＵ／Ｄ端子には“１”が入力されているため、
クロック信号の立ち上がりに同期してカウントアップを
行い、その内容を４、５と変化させる。然し乍ら、この
カウンタ(7)はその内容を５以上はカウントアップされ
ず、この内容５が保持される。
(3)の内容が全て“０”になっていて、アップ・ダウン
・カウンタ(7)の内容が“０”フリップ・フロップ回路
(8)がリセットされているものとする。こうした状態で
送られてくるパルス信号の立ち上がりに際しシフトレジ
スタ(3)に４ｂｉｔ長の“１”信号、３ｂｉｔ長のノイ
ズとなる“０”信号が順次供給された毎、安定した
“１”信号が送られてきた場合を考えてみる。まず最初
“１”信号の供給によりシフトレジスタ(3)の入口段に
は“１”が記憶され、ゲート回路(4)及びアップ・ダウ
ン・カウンタ(7)のＵ／Ｄ端子に“１”が供給される。
これと同時にシフトレジスタ(3)の出力段から“０”信
号が出力されゲート回路(4)から“１”信号が出力され
るためアンド回路(5)が開いて、このアンド回路(5)を介
してクロック信号が上記アップ・ダウン・カウンタ(7)
に供給される。このためこのカウンタ(7)はクロック信
号の立ち上がりに同期してカウントアップを行う。これ
に続いて３ｂｉｔの“１”信号がシフトレジスタ(3)に
送られてくると、前述と同様にシフトレジスタ(3)の出
力段から順次“０”信号が出力される。これにより前述
と同様の動作でアップ・ダウン・カウンタ(7)に“１”
信号及びクロック信号が与えられ、このカウンタ(7)は
カウント値が４になるまでカウントアップを行う。この
カウントアップによりカウンタ(7)はＱ４から“１”信
号を発し、フリップ・フロップ回路(8)をセットする。
こうしてフリップ・フロップ回路(8)はセットされ、
“１”信号を出力する。その後、シフトレジスタ(7)に
３ｂｉｔ長の“０”信号が与えられると、このシフトレ
ジスタ(3)の入力段から順次“０”が入力される。最初
の２ｂｉｔの“０”信号入力時はシフトレジスタ(3)の
出力段からも、“０”が出力されるのでゲート回路(4)
は開かずＡＮＤ回路(5)も閉じたままである。従ってア
ップ・ダウン・カウンタ(7)はカウント内容４を保持し
たままである。３ｂｉｔ目の“０”信号がシフトレジス
タ(3)に入力され、このレジスタ(3)の内容がシフトされ
るとその出力段は“１”になるためゲート回路(4)から
ＡＮＤ回路(5)へ信号が与えられ、このＡＮＤ回路(5)を
介してクロック信号がアップ・ダウン・カウンタ(7)へ
伝えられる。このときこのアップ・ダウン・カウンタ
(7)のＵ／Ｄ端子には“０”信号が与えられているので
クロック信号の立ち上がりに同期して、このカウンタ
(7)はカウントダウンし、その内容を３とする。続いて
安定した“１”信号が送られてくると、シフトレジスタ
(3)はクロック信号に同期して順次“１”を入力する。
このとき最初の３ｂｉｔ長の間はレジスタ(3)の出力段
は“１”であるためゲート回路(4)は閉じたままでＡＮ
Ｄ回路(5)が開かず、カウンタ(7)にはクロック信号は供
給されない。従って、このアップ・ダウン・カウンタ
(7)の内容は３のまま保持される。その後、さらにこの
シフトレジスタ(3)に信号“１”が順次入力されると、
シフトレジスタ(3)の出力段から３ｂｉｔ長期間は
“０”信号が出力され、ゲート回路(4)からＡＮＤ回路
(5)へ信号が与えられる。これによりＡＮＤ回路(5)を介
してクロック信号がアップ・ダウン・カウンタ(7)へ伝
えられるようになる。このときアップ・ダウン・カウン
タ(7)のＵ／Ｄ端子には“１”が入力されているため、
クロック信号の立ち上がりに同期してカウントアップを
行い、その内容を４、５と変化させる。然し乍ら、この
カウンタ(7)はその内容を５以上はカウントアップされ
ず、この内容５が保持される。
従ってフリップ・フロップ回路(8)は一旦セットされて
からはリセットされず、ノイズが含まれない状態の信号
“１”を出力する。
からはリセットされず、ノイズが含まれない状態の信号
“１”を出力する。
こうした動作を表わすための動作波形図を第５図に示
す。
す。
ヘ）発明の効果 以上述べた如く本発明ノイズ除去回路は順次送られてく
る２値データより成るパルス信号の一定期間内に含まれ
る２値データの内一方の状態であるｂｉｔ数の増減に応
じてアップ・ダウン・カウンタの内容を増減させ、この
カウンタ内容により第１状態及び第２状態の２値のパル
ス信号を出力する出力手段を制御しているので第１状態
の出力を開始するときのカウント値と、第２状態の出力
を開始するときのカウント値を異ならしめることによ
り、ノイズ除去回路の出力を安定化することが出来る。
る２値データより成るパルス信号の一定期間内に含まれ
る２値データの内一方の状態であるｂｉｔ数の増減に応
じてアップ・ダウン・カウンタの内容を増減させ、この
カウンタ内容により第１状態及び第２状態の２値のパル
ス信号を出力する出力手段を制御しているので第１状態
の出力を開始するときのカウント値と、第２状態の出力
を開始するときのカウント値を異ならしめることによ
り、ノイズ除去回路の出力を安定化することが出来る。
第１図は本発明ノイズ除去回路のブロック図、第２図、
第３図は従来のノイズ除去回路ブロック図、第４図は第
３図の従来のノイズ除去回路の動作を説明する波形図、
第５図は本発明ノイズ除去回路の動作を説明するための
波形図、である。 (6)…計数回路、(7)…アップ・ダウン・カウンタ、(8)
…フリップ・フロップ回路。
第３図は従来のノイズ除去回路ブロック図、第４図は第
３図の従来のノイズ除去回路の動作を説明する波形図、
第５図は本発明ノイズ除去回路の動作を説明するための
波形図、である。 (6)…計数回路、(7)…アップ・ダウン・カウンタ、(8)
…フリップ・フロップ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳井 明弘 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 秋山 徹 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (56)参考文献 特開 昭53−118302（ＪＰ，Ａ)
Claims (1)
- 【請求項１】パルス信号を受けて、このパルス信号に含
まれるノイズを除去するノイズ除去回路において、順次
送られてくる２値データより成るパルス信号を、このパ
ルス信号より短い周期のクロックで動作する適数ビット
のシフトレジスタに受け、このシフトレジスタの入力側
及び出力側の上記２値データの状態が互いに異なる期間
を検出する検出手段と、この検出手段により指定される
期間内に、上記シフトレジスタの入力側の上記２値デー
タが一方の状態のとき上記クロックのアップカウントを
行い、他方の状態のとき上記クロックのダウンカウント
を行うアップダウンカウンタと、このアップダウンカウ
ンタのカウント内容が第１の値となるときに出力を第１
状態から第２状態に変化させ、第２の値となるときに出
力を第２状態から第１状態に変化させる出力回路と、か
ら成り、この出力回路からの出力を新たなパルス信号と
して出力することを特徴としたノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253934A JPH0611147B2 (ja) | 1986-10-24 | 1986-10-24 | ノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253934A JPH0611147B2 (ja) | 1986-10-24 | 1986-10-24 | ノイズ除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104248A JPS62104248A (ja) | 1987-05-14 |
| JPH0611147B2 true JPH0611147B2 (ja) | 1994-02-09 |
Family
ID=17258046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253934A Expired - Lifetime JPH0611147B2 (ja) | 1986-10-24 | 1986-10-24 | ノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611147B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310249A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | 積分範囲設定回路 |
| JP2019097075A (ja) * | 2017-11-24 | 2019-06-20 | オムロン株式会社 | デジタルノイズフィルタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750368A (en) * | 1980-09-11 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Magnetic recording cassette tape |
-
1986
- 1986-10-24 JP JP61253934A patent/JPH0611147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62104248A (ja) | 1987-05-14 |
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