JPH11506289A

JPH11506289A - デジタルビデオ伝送のためのブロックコーディング

Info

Publication number: JPH11506289A
Application number: JP51436797A
Authority: JP
Inventors: シン，イェシク; リー，キェオンホ; キム，ソンヨン; リー，デイビッド，ディー
Original assignee: シリコン・イメージ，インコーポレイテッド
Priority date: 1995-10-06
Filing date: 1996-10-01
Publication date: 1999-06-02
Anticipated expiration: 2016-10-01
Also published as: EP0853852A1; JP3341845B2; KR100291291B1; US5974464A; AU7203796A; KR19990064054A; WO1997013348A3; CA2233709A1; EP0853852B1; CA2233709C; DE69626211T2; DE69626211D1; WO1997013348A2

Abstract

(57)【要約】デジタルビデオデータの伝送が、タイミング信号と制御信号をデータストリーム中に埋め込む、ブロックコード体系を用いて達成される。このコードは直流平衡され、これは累積的ディスパリティの関数として幾つかのデータブロックを選択的に反転させることによって達成される。各ブロック中での遷移は制御されて、ブロック当たり最小数の遷移か、最大数の遷移の何れかがもたらされ、このことはブロック中の特定のビットを選択的に反転させることによって達成される。振れの少ない差動伝送を用いることによって、電磁妨害雑音(ＥＭＩ)が最小限にされる。

Description

【発明の詳細な説明】デジタルビデオ伝送のためのブロックコーディング発明の背景１．発明の分野本発明は、デジタル伝送システムのためのコード体系に関する。より特定的には、本発明は、高速バイト同期化がデコーディングの迅速な開始を可能にする、直流平衡され、遷移制御されたコーディングシステムに関するものである。２．関連技術の記述電子技術及びコンピュータ技術が発展し続けるにつれて、手近に位置していようと或いは遠くにあろうと、異なる装置の間で情報を通信することの重要性はますます重要になっている。例えば今や、回路基板上の異なるチップの間、システム中の異なる回路基板の間、そして異なるシステム相互の間での、高速通信に対して備えることは、これまでにも増して望ましいことである。また特に、グラフィック又はビデオ情報、多重の入出力チャンネル、ローカルエリアネットワーク、及びこれらに類するものを用いた、集約的データ消費システムにおいては、データ通信のために大量のデータが必要とされることを考慮すれば、こうした通信を非常な高速で行うことも、ますます望ましくなっている。特に望ましいのは、個々のパーソナルコンピュータ、ワークステーション、或いはその他の計算機装置といった、通常はデータがパラレルデータバスを用いて内部転送されるものが、比較的単純な伝送ラインを介して相互に通信できるようにすることである。現在一般的に入手可能な計算機システムの内部の、64ビット及びより幅広いデータ経路とは対照的に、こうした伝送ラインは典型的には、一つ又は二つだけの導体を含んでなる。コンピュータディスプレイへのビデオデータの転送の場合、並びにデジタルカメラからコンピュータシステムへの高速ビデオ入力の場合にも、既存の相互接続インタフェースは通常、かかるパラレルデータ経路を用いている。最近、ディスプレイの解像度が向上した結果として、このような相互接続システムの所要帯域幅は増大した。このことは、電磁妨害雑音( ＥＭＩ)並びに伝送路ノイズを増大させ、それによって安全性と信頼性に関する懸念を生じさせている。加えて、液晶ディスプレイパネルの進化によって必要とされる、多数の信号及びデータラインが、相互干渉の可能性を増大させている。パラレルデータをシリアル形式に高速変換し、シリアルリンクを介して伝送するのに備えようとする、多数の製品が市販されている。こうした製品の一つに、ヒューレット・パッカード社製のＧ-リンクチップセットがある。このチップセットは送信セットを含み、21ビット幅のパラレルデータを扱うことができる。しかしながら、必要とされる速度を得るために、このチップセットはバイポーラプロセスを用いて製造されており、また受信機と送信機に別々のチップを必要とする。こうした解決策は、非常に電力消費型であり、高価につく。別の商業的な解決策が、フランスのブル社により提供されている。このブル社の技術は、パラレルからシリアルへのデータ変換のために、周波数逓倍器を採用している。こうしたデバイスは通常、シリコン基板に対してノイズを導入し、チップ上の他の逓倍器に干渉する。加えて、このブル社の技術は、パラレルからシリアルへの変換のために、排他的ＯＲツリーを使用する。排他的ＯＲツリーの使用は周知であり、かかるデバイスの全ての経路を介しての遅延を等化することが困難であることも、よく知られている。加えて、このブル社の技術は、論理の完全な振れを有する出力信号を用いている。このことは、より遅い性能に帰着する。シリアルリンクを介しての伝送特性を改良するための、種々の技術が存在している。例えば、クロックの回復を促進し、交流結合を可能にすべく、伝送されるシリアルデータの周波数スペクトルを変えるために、伝送コードを採用することができる。伝送コードの各々はまた通常、文字同期、フレーム区切り、及び恐らくは診断目的で使用される、データアルファベット中には含まれていない特殊文字をも提供する。コーディングはまた、伝送媒体を通じての伝播中に生ずる信号歪みを制限する手段として、伝送帯域幅を低減するためにも用いられ得る。ワイヤリンクの場合には、ドライバ及び受信回路を伝送ラインから分離することを可能にし、またライン上での信号歪みを低減させるために、直流成分を含まず、また低周波数成分が殆どないコードを用いることが望ましい。効率的なコーディングシステムはまた、デコーディングに際してクロック情報を取り出すことができるような仕方でもって、エンコードされたデータでクロック情報をエンコードする性質のものであるべきである。このことは、専用クロックラインを介して別個のクロック信号を提供する必要性を回避させる。というのは、デコーディングに際して回復されるクロック情報を代わりに、受信回路により用いることができるからである。ローカルエリアネットワーク(ＬＡＮ)の内部では、伝送コード体系は、種々の長さのワードをより長い文字に変換するために存在する。例えば、３ビットのワードは４ビットの文字に変換することができ(3Ｂ/4Ｂ)、４ビットのワードは５ビットの文字に変換できる(4Ｂ/5Ｂ)といった具合である。典型的には、コーディングとデコーディングは、「キー」を用いて達成され、そこにおいて各ワードは対応する文字にマッピングされる。残念なことに、この型式のマッピング体系は複雑であり、それによって一般に、ランダム論理の使用が排除され、またルックアップテーブルその他を包含する具現化形態がしばしば必要とされる。ＲＯＭを用いて実現されるルックアップテーブルはかなりのチップ面積を消費し、しかも回路動作を遅くする傾向があることから、このことは不具合である。米国特許第4,486,739号には、特別な8Ｂ/10Ｂコード体系が記載されている。具体的には、２進直流平衡コードとこれに関連するエンコーダ回路が、８ビットバイトの情報を伝送用に10個の２進数に翻訳するよう動作可能であるとして記載されている。この8Ｂ/10Ｂコーダは、5Ｂ/6Ｂ足す3Ｂ/4Ｂのコーダに区分されている。このシステムは、表向きは直流平衡コーディングを容易にするものの、相対的に長い符号化及び復号化間隔を必要とする傾向がある。シリアルデータ伝送を容易にするように用いられる、コーディング技術の開発は進歩を逐げているが、非常に高速なシリアルデータ伝送を効率的に支援することのできるコード体系に対するニーズが残存している。こうしたコード体系はまた、交流結合とクロック回復を容易にするために、直流平衡されていなければならない。加えて、デコーディングの際の高速同期を可能にすることにより、リアルタイムデータ伝送を容易にすることが可能なコード体系を提供することも望ましい。発明の概要本発明は、パラレルビデオデータストリームと、ビデオディスプレイタイミング信号及び制御信号を、３つの高速シリアルデータチャンネルへと、高解像度ディスプレイ（800×600のカラーピクセル及びそれ以上）及びデジタルビデオ入力／出力のソース／宛先をサポートすることのできる速度でもって変換することのできる、高速ビデオデータ伝送システムを提供する。種々のビデオＩ/Ｏデバイスをサポートする高速での、信頼性があり安全な（低いＥＭＩ）データ伝送を可能にするにも拘わらず、本発明は低コストのＣＭＯＳ技術を用いて、比較的低廉に製造することができる。加えて、ここで用いられる技術は消費電力要求を低下させ、また必要とされるシリコン面積の合計を小さくし、メガセルとしてＡＳＩＣに集積化することができる。ここで提案されるインタフェースはまた、効率的な具現化と低電力動作のために新規な直流平衡コード体系をも用いており、またタイミング信号とビデオ制御信号をデータストリーム中に埋め込む方法をも用いていて、必要とされる配線数をさらに減少させる。本発明で記述される相互接続システムは、ＬＣＤその他のデジタルインタフェースを用いるフラットパネルディスプレイと、ノートブックコンピュータ用のビルトインされたデジタルＣＣＤカメラとの間をインタフェースするについて、信頼性のある安全なビデオ伝送のために適用することができ、或いはディスプレイとホストシステムの間の距離が比較的長いリモートディスプレイアプリケーションについて適用することができる。後者の場合、伝送媒体は光ファイバであることができ、これはＣＲＴで用いられるアナログビデオ信号ではなく、本発明で提案するようにシリアルデジタル信号を用いる。上述したように、本発明の高速伝送システムは、データバイトの入力シーケンスからの、遷移制御された直流平衡文字シーケンスを用いる。各々のデータバイト内のビットは、各データバイトにおける論理遷移の数に従って選択的に補数を取られ、かくして選択的に補数の取られたデータブロックが生成される。次いで、以前に文字へとエンコードされた、選択的に補数の取られたデータブロックの論理値の中に含まれる、異なる種類の論理値の間における、累積的ディスパリティが決定される。加えて、選択的に補数の取られたデータブロックの現在エンコードされつつあるブロックと関連する、候補文字における現在のディスパリティも決定される。現在のディスパリティが、累積的ディスパリティの第一の極性と反対の極性である場合、候補文字は、選択的に補数の取られたデータブロックの現在のブロックに割り当てられる。或いは、現在のディスパリティが第一の極性である場合は、この候補文字の補数が、選択的に補数の取られたデータブロックの現在のブロックに割り当てられる。高遷移動作モードにおいては、最小数未満の論理遷移を含むデータブロック内のビットは選択的に補数を取られて、かかる選択的に補数の取られたデータブロックの各々が、最大数を越える論理遷移を含むようにされる。低遷移動作モードにおいては、事前定義数を越える論理遷移を有するデータブロック内のビットは選択的に補数を取られて、かかる選択的に補数の取られたデータブロックの各々が、最大数未満の論理遷移を含むようにされる。高遷移動作モード及び低遷移動作モードの何れにおける、かかる選択的に補数の取られたデータブロックの各々の符号化文字へのエンコードに際しても、事前定義ビットがセットされて、選択的な補数化が実行されたことが示される。別の側面において、本発明は、高速デジタル信号伝送システムからなる。このシステムは、デジタル入力データをデータ文字にエンコードし、また制御データを制御文字にエンコードするエンコーダを含む。データ文字の各々は、第一の範囲内に第一の複数の論理遷移を有し、制御文字の各々は、第一の範囲とは異なる第二の範囲内において、第二の複数の論理遷移を有する。データ文字及び制御文字はシリアルデータストリームに変換され、通信リンクを介して伝送される。この高速デジタル信号伝送システムはさらに、通信リンクからシリアルデータストリームを受信し、受信したデータ文字と制御文字をそこから回復するための、非直列化器を含んでいる。受信した制御文字は、その内部で検出される論理遷移の数に基づいて、受信したデータ文字と識別される。非直列化器と結合されるデコーダが、受信したデータ文字及び受信した制御文字をデコードするように動作する。図面の簡単な説明本発明の付加的な目的及び特徴は、添付図面に関連して参酌した場合に、以下の詳細な説明及び添付の請求の範囲から、より容易に明らかとなるものである。図１は、ホストコンピュータシステムとシステムのディスプレイとの間で高速ビデオ伝送が実行される、高速デジタルビデオ信号伝送システムの高レベルのブロック図を示す。図２は、ホストコンピュータシステムと、システムのディスプレイと、デジタルビデオカメラとの間での、高速双方向ビデオ信号伝送の例示的な実施形態を示す。図３は、本発明のビデオリンク送信機の好ましい実施形態の機能ブロック図を示す。図４は、本発明によるビデオ受信機の機能ブロック図を示す。図５は、ビデオ受信機内のデータ回復ロジックのブロック図表現を提供している。図６は、高速デジタル伝送システム内に具現化された、本発明の直流平衡エンコードシステムを示すブロック図である。図７は、データのフローチャートの形における、本発明の直流平衡エンコーダの全体的な機能的編成を示す。図８は、図６の伝送システム内部に含まれるデコーダのブロック図表示を提供している。図９は、図８のデコーダの、交互バイト反転デコーダモジュールのランダム論理実施形態を示す。図10は、図８のデコーダと関連して動作する、デコーダ同期モジュールにより実行される同期化プロセスを示すフローチャートである。図11は、高遷移モード動作に際して、デコーダ同期モジュールにより実行される同期化プロセスを示すフローチャートである。図12Ａ及び図12Ｂは、エンコーダの例示的な実施形態の概略表示を提供している。図13Ａ及び図13Ｂは、デコーダ同期モジュールの好ましい実施形態の概略表示を提供している。好ましい実施例の説明Ｉ．高速デジタルビデオ信号伝送システム図１は、高速デジタルビデオ信号伝送システムの高レベルブロック図を示しており、そこでは高速ビデオ伝送が、ホストコンピュータシステムとシステムのディスプレイとの間で実行されている。この高速デジタルビデオ信号伝送システムは、コンピュータシステムのディスプレイ／グラフィックコントローラと、ディスプレイ装置の両者に対して、パラレルインタフェースを提供している。このことは、本発明により企図される高速デジタル送信機モジュールと受信機モジュールに関するものを除いては、既存のシステムに対する変更の必要性を回避させる。図２は、ホストコンピュータシステムと、システムのディスプレイと、デジタルビデオカメラとの間での、高速双方向ビデオ信号伝送の例示的な実施形態を示す。このシステムは、コンピュータシステムのディスプレイ／グラフィックコントローラと、ディスプレイ装置と、デジタルカメラの三者に対して、パラレルインタフェースを提供している。図１のビデオ相互接続システムに加えて、この相互接続システムは、デジタルビデオ入力装置のための、ビデオ送信機とビデオ受信機を付加している。スキューに不感な、遅延調節体系を採用した結果として、単一の伝送クロックライン（ホストコントローラからの）しか設ける必要性がない。本発明の遅延調節体系は、一般にホストコンピュータとディスプレイに対して同期して動作する、在来のビデオ取得（キャプチャ）技術を改良させる。そこでは、キャプチャされたビデオをホストコンピュータのグラフィックディスプレイサブシステム中に取り入れることは、キャプチャされたビデオを現在表示されているデータに対して同期させるために、かなりのバッファリングを必要とする。対照的に、図２に示す本発明の実施形態は、ディスプレイ装置とビデオキャプチャ装置（例えばビデオカメラ）の両者に対して、共通のクロックを提供する。ビデオキャプチャ装置とディスプレイ装置は何れも同じクロックの下で動作するから、両者の動作は同期させることができ、かくしてキャプチャされたビデオはディスプレイへと、バッファリングなしに送ることができる。即ち、ビデオキャプチャ装置は、ビデオディスプレイシステムと同期して動作する必要がない。何らかのビデオ処理が必要とされ、ビデオキャプチャの時点とその後の表示時点との間に時間遅れが生成される場合には、タイミングを調節して、経路に対して意図的な遅れを挿入することができる。多くの場合、キャプチャされたビデオデータは、ビデオ／グラフィックコントローラ（例えばＶＧＡチップ）へとルーティングされて処理され、現在進行中のグラフィック表示と混合される。こうしたコントローラは、ここに提示された体系を用いて、ビデオキャプチャ動作と表示動作を、容易に同期して実行することができる。このことは、ビデオキャプチャと表示の間の非同期インタフェースにより生ずる可能性のある望ましくない副作用を排除するばかりでなく、キャプチャされたビデオのバッファリングと同期化のための複雑性（従ってコスト）をも低減させることができる。図３は、本発明のビデオリンク送信機の好ましい実施形態の機能ブロック図を示している。図３のビデオリンク送信機は集積回路として実施するのに適しており、データキャプチャ論理ブロックと、３つのデータエンコーダと、３つの直列化器と、３つの高速チャンネルドライバとからなっている。クロックはまた、データチャンネルと共に余分のチャンネルで伝送されている。データエンコーダは８ビットのデータを、10ビットの遷移制御された、直流平衡データに変換する。図４は、本発明によるビデオ受信機の機能ブロック図を示している。このビデオリンク受信機チップは、３つの差動受信回路と、３つのデータ回復モジュールと、３つのデコーダと、そしてパネルインタフェースロジックとからなる。図４において、ＣＫＳＥＬピンは、この受信機チップ用のクロック源を選択する。ＣＫＳＥＬがローの場合、受信機チップのクロックは、ＲＸＣ+及びＲＸＣ-ピンに入る伝送されたクロックから導かれる。ＣＫＳＥＬがハイの場合は、受信機チップのクロックは、ＲＸＣＬＫピンから導かれる。通常のアプリケーションでは、ホストグラフィックコントローラは異なるモードについて異なるクロック周波数を用いることができ、従って受信機のクロックは、送信機チップにより伝送されＲＸＣ+及びＲＸＣ-ピンに入るクロックから導かれねばならない。しかしながら、データが常に所定のクロック周数数で伝送されるという状況／アプリケーションが存在しうる。この場合には、クロックは伝送される必要はなく、送信機のクロック周波数に整合する周波数でもって、ＲＸＣＬＫピンにクロックを入力することができる。図５は、ビデオ受信機内のデータ回復ロジックのブロック図表示を提供している。このデータ回復ロジックは、受信回路からデータを、ＰＬＬから多位相クロックを取り、オーバサンプリングされたデータを生成して、その後に10ビットの直流平衡出力(Ｄata Ｏut)、データ有効(Ｖalid)信号、及びデータ回復クロック (ＲＣＬＫ)を選択する。リセット入力は、テスト目的のためにだけ使用すべきものである。通常の動作中、この受信機チップに対するリセットはない。データ有効(Ｖalid)信号は、出力データ(Ｄata Ｏut)が有効であることを示す。データ有効信号は、データ伝送以前と、受信データがまだデータ回復ロジックによって認識されていない、伝送の初期段階においてはローレベルにある。データ有効信号がローである場合は、出力データ(Ｄata Ｏut)は有効でなく、違法コードを含みうるものであるから、出力データは無視しなければならない。出力データ(Ｄata Ｏut)はデータ回復クロック(ＲＣＬＫ)に対して同期していなければならず、データ回復ロジックに追従するデコーダロジックにおいて、ＲＣＬＫの立ち上がりエッジでラッチされねばならない。本発明の高速デジタル信号伝送技術は、ギガボーでのシリアル通信に対して、数多くの実用的な利点をもたらす。この技術は、マッピング機能を用いる在来のコーダと比べて、単純で、十分に特徴のあるコーディングアルゴリズムによって、データ変換の速度を向上させることができる。送信側は、バイトが属するグループに従って情報を二つの信号帯域に、データ又はコマンドにエンコードするが、受信側はこの信号帯域を、伝送された記号中の遷移の発生頻度に基づいて識別する。さらにまたこの技術は、同期(sync.)位置をＤＰＬＬのバイト同期(sync.) ポインタにロードすることにより、プリアンブル時間を短縮させる。またこの技術は、プリアンブルパターンとリンクアイドルパターンを等化させることにより、対応物相互の間でのクロック同期化に対し、堅固なロック機構をもたらす。図３に示されているように、各々のエンコーダユニットは、８ビットのデータと、データイネーブル(ＤＥ)と、２ビットの制御信号とを、先の項で説明したエンコーダを用いてエンコードする。全てのデータと制御信号を伝送するために、３つの機能的に同一のエンコーダが用いられる。このエンコーダは、10ビットの直流平衡コードを生成する。制御信号は、空白時間（ＤＥがロー／非アクティブの場合）にのみ変化するものとされており、従って制御信号のレベルは、ＤＥがハイであるアクティブデータ領域に際しては一定であると仮定される。ＤＥがローである場合に、制御信号の符号化を行う二つの方法がある。第一の方法は、制御信号の遷移（立ち上がり／立ち下がり）を符号化するものであり、第二の方法は、制御信号のレベル（ハイ／ロー）を符号化するものである。制御信号の遷移がエンコードされる場合には、受信機のチップは制御信号用にセットリセットフリップフロップを用い、それらのフリップフロップ用のセット及びリセットパルスを発生するために、遷移コードが用いられる。制御信号の遷移をエンコードするのであれば、以下の表に示すように、各々のエンコーダ用に合計で265個の直流平衡コードが必要となる。制御信号の遷移をエンコードすることの主たる利点は、空白時間（ＤＥがローのとき）の間にＣ₂₅₇が非常に頻繁に発生され、従って受信機のチップによって、「周期的同期化コード」として用いることができるという事実にある。しかしながら、制御信号の遷移をエンコードする場合には、実際に制御信号の遷移がない場合でも、ＤＥがローに下がったときに制御信号の状態を伝送するために、制御信号「遷移」コードを送る必要がある。制御信号が如何なる遷移も行わない場合に、受信機のチップの制御信号セットリセットフリップフロップを周期的に初期化するためには、このことは重要である。従って例えば、ＤＥがローに下がり、制御１がハイレベルにあり、制御０がローレベルにある場合には、エンコーダはＣ₂₆₃コードを出力しなければならない。制御信号のレベルをエンコードする場合には、以下の表に示すように、各々のエンコーダについて、全部で260個の10ビットの直流平衡コードが必要とされる。制御信号のレベルをエンコードする利点は、それが必要とするコード数がより少ないという事実にあるが、しかし空白時間の間は、４つの余分のコード(Ｃ_257, Ｃ_258,Ｃ_259,Ｃ₂₆₀)の何れかが他よりも多く発生するという保証はない。従って「周期的同期化コード」が望ましい場合には、これら４つの余分のコードの全てを同期化のために用いることが可能であることが重要である。制御信号のレベルをエンコードする方法は、制御信号の遷移をエンコードする方法よりもずっと好ましいが、これは、それによって受信機チップ上での制御信号出力の初期化をより良好に行うことができるからである(グラフィックチップの初期化前にＤＥ信号と制御信号に何の遷移もない可能性があり、その場合には制御信号セットリセットフリップフロップがある程度の時間にわたって誤った状態に初期化され、従ってパネルに対して潜在的なダメージを与え得る)。低電力高速データ伝送のためのビデオリンク回路技術の例示的な実施形態デジタルビデオリンクは、３つのデータラインと関連するクロックラインからなり、変圧器又はコンデンサに結合するために直流平衡コーディングを備え、低減された差動ロジック振れ（スイング）を備える。信号伝送媒体は、twinaxケーブルのような終端された銅ワイヤ又はツイストペア若しくは光ファイバケーブルの何れであってもよく、光ファイバの場合にはレーザダイオードとＰＩＮダイオードのそれぞれのためのドライバと増幅器は、ビデオリンクのための信号ロード及びソースである。銅ワイヤ上での電圧の振れは調節可能であるが、500mＶが通常推奨される電圧である。電圧の振れは銅ワイヤ上では差動的であるから、ワイヤ上の全信号は、シングルエンド信号の場合よりも二倍大きな振れを有する。1 Ｖの差動振れは受信機を駆動するのに十分に大きなものであるから、ワイヤの品質と長さに応じて、性能を犠牲にすることなしに、電圧の振れを低減させることができる。事実、ケーブル上の電圧は送信機により供給される電流によって発現されるものであるから、振れが低減されれば、電力の散逸も低減することができる。またケーブルの特性インピーダンスが大きいと、同じ電圧でも電流の量が低減され、さらに電力が小さくなる。従って、最大電流低減のために標準的なレベルを用いない場合には、送信機が外部調節可能な電流レベルを有するようにすることが非常に重要である。振れの小さな信号は４つの終端されたラインでしか用いないから、完全なパラレルワイヤが多量のＥＭＩを放射し終端されいないラインが多くのアンテナとして作用するのに対して、電磁妨害雑音(ＥＭＩ)はかなり低減されることになる。ビデオ信号は複合された３つの別個の信号、典型的にはＲＧＢからなり、ＨＳＹＮＣ及びＶＳＹＮＣと呼ばれる二つの同期信号を伴う。余分のラインを有する代わりに、これら二つのＳＹＮＣ信号はコーダにおいてＲＧＢデータと混合され、それによってデータワイヤの数を３つに限定する。通常のＰＣ又はワークステーション環境では、ビデオ伝送は単方向、即ちコンピュータからモニターへである。しかしながら、ビデオ会議が広く行われるマルチメディア環境においては、モニタに取着されたカメラからのビデオ信号は、ビデオデータを逆方向に送り戻さねばならない。こうした場合、別個のチャンネルを割り当てる必要がある。本発明では、完全に別個のチャンネルを付加する代わりに、双方向についてクロックを共有して、ワイヤの数を低減させている。このことが可能なのは、本発明のスキューに不感なデータ回復体系によるものであり、そこでは完全なデータ回復の前に、データに対して盲目的なオーバサンプリングが実行される。送信機送信機は基本的に、クロックを共有して同じチップ上に並べて接続された、データ転送速度の速いパラレルリンクである。これは３つのパラレルデータストリームを受け入れ、それらを３つのシリアルストリームに変換する。クロックラインは、伝送ワイヤ上において、データ転送速度と同じ周波数を持たない。代わりに、所要のクロックの僅かに10分の１のパラレルデータの周波数が伝達される。この体系の利点の一つは、電力の低減である。データ転送速度に必要とされるサンプリングクロックは、オンチップの位相ロックループ(ＰＬＬ)によって発生される。受信機受信機は、３つのシリアルデータストリームと共に供給される、低周波数のクロックを用いて、送信機からのデータストリームを回復する。クロックと３つのデータラインの間には、関連タイミングについて何の仮定もないから、受信機はデータを多位相クロックと盲目的にオーバサンプリングし、デジタルロジックが後の段階で、デジタル領域においてデータを抽出する。多位相クロックは、データラインと共に持ち込まれる基準クロックから、ＰＬＬにおいて発生される。３つのサンプリングされたデータからは、一つのデータのみが出力として選択されるから、正確なタイミングが判定された後は、ただ一つのサンプラだけがアクティブにされる。残りの二つは、次ぎにタイミング調節が必要となるまでは、非アクティブ状態にとどまり、結果として電力が節約される。３つのチャンネルは異なるライン長さを有するであろうから、正確なサンプリング時間はチャンネルごとに異なりうる。正確なサンプリング時間は個別に獲得され、３つのデータからは正しいワードがアセンブルされて、間欠的な同期パターンの情報から、パラレルデータが形成される。以下に述べるところでは、図6-13Ｂを参照して、本発明の高速デジタルビデオ信号伝送システム内に取り入れるのに適した、遷移制御されたエンコード体系について説明する。 II．エンコードシステムの概観図６は、高速デジタル伝送システム10内に具現化可能な、本発明の遷移制御された直流平衡エンコードシステムを示すブロック図である。図６のシステム10においては、８ビットバイトのパラレルデータ14が、本発明に従って遷移制御された直流平衡8Ｂ/10Ｂコーディングを実行するよう動作する、直流平衡エンコーダ 18に供給されている。結果として生じる10Ｂ符号化文字22は、10ビットの文字をシリアルデータストリームに変換して、シリアルデータリンク30（例えば光ファイバケーブル又はツイストペア銅線）を介して伝送するよう配置された、直列化器26に供給される。本明細書で記載されるところでは、エンコーダ18 によって実行される符号化アルゴリズムの比較的簡単な数学的特性により、ランダム論理での経済的な高速実施形態が可能となる。シリアルデータストリームは、シリアルデータリンク30から非直列化器34によって受信され、10ビットの文字データ38に変換される。この10ビットの文字データ38は次いで、デコーダ44によって８ビットのデータバイト42へとデコードされる。後述するように、エンコーダ18とデコーダ44は両方とも、リアルタイムでのデータ処理が可能な、単純なデジタル論理回路を用いて、経済的に実現することができる。 III．直流平衡遷移制御符号化及び復号化システム以下では、エンコーダ18の内部で実行される、8Ｂ/10Ｂの遷移制御コード体系について、詳細な説明を行う。ここで開示される遷移制御コードは、「帯域内」コード文字の高遷移セット又は低遷移セットの何れかを使用することを考慮している。高遷移帯域内コード文字の各々は、入力データバイトから導かれ、この入力データバイトにおいては、その８つのビットの間に４以上の論理遷移が存在している。同様にして、低遷移帯域内コード文字の各々は、入力データバイトから導かれ、この入力データバイトにおいては、その８つのビットの間に４未満の論理遷移が存在している。この体系は、258個の８ビットＡＳＣIIコードの128個が４以上の論理遷移を含んでおり、また残りの128個のＡＳＣIIコードが４未満の論理遷移を含んでいるという事実を利用するものである。４未満の論理遷移を含んでいる128個の８ビットコードの各々は、４以上の論理遷移を含んでいる対応する８ビットコードにマッピング可能であり、また逆も同じであることが見出された。本明細書で記載するように、このマッピングは、マッピングされる８ビットコードの各々において、事前定義されたビットの補数を取ることによって達成できる。高遷移モードの符号化に際しては、４未満の論理遷移を有する入力バイト内のビットが選択的に補数を取られ、それによって４以上の論理遷移を有するバイトにマッピングされる。代わって、低遷移モードの符号化に際しては、４以上の論理遷移を有する入力バイト内のビットもまた選択的に補数を取られ、それによって４未満の論理遷移を有するバイトにマッピングされる。何れの符号化モードに際しても、対応する10ビットの符号化文字の生成に先立って、中間の９ビット符号化記号を生成するために、選択的に補数の取られたバイトに対して、事前定義された値のビットが追加される。入力バイトが、現在の符号化モード（即ち高遷移モード又は低遷移モード）により指示された数の論理遷移を含む場合には、９ビットの中間記号のどれが選択的に補数を取られたバイトを含むかを識別するために、追加ビットは事前定義された値の補数にセットされる。これにより結局、低遷移モードと高遷移モードの動作の両方において、10ビットの文字に符号化するために、256個の８ビットコードの全部のセットが利用可能となる。従って次のことが理解されよう。即ち高遷移モードでの動作中に10ビットの符号化文字へと変換された８ビットコードの各々は、４以上の論理遷移を含むものである。同様に、低遷移モードでの動作中に10ビットの符号化文字へと変換された８ビットコードの各々は、４未満の論理遷移を含むものである。高遷移モード及び低遷移モードでの動作の間に生成可能な、これらの10ビット符号化文字のセットは、それぞれ、「帯域内」符号化文字の高遷移セット、及び帯域内符号化文字の低遷移セットとして特徴付けられる。高遷移セット内部の256個の帯域内文字と、低遷移セット内部の256個の帯域内文字を越えたところには、帯域外の256 個の10ビット文字の高遷移セットと、10ビット文字の低遷移セットとが存在する。本発明の別の側面によれば、帯域外文字の高遷移セットと低遷移セットを用いて、種々の同期及びその他の特殊文字が定義される。高遷移セットに関連するこれらの「帯域外」文字の一つに対応する文字の各々は、４未満の論理遷移を含み、コード文字の低遷移セットに関連する帯域外文字の各々は、４以上の論理遷移を含む。帯域内文字と帯域外文字の間での遷移数の差は、選択された帯域外文字が制御文字として役立つことを許容し、また伝送されたデータストリーム内の帯域内文字から容易に識別可能なものとする。高遷移セットの帯域内文字の各々の中の遷移数が比較的高いことを考慮すると、文字の高遷移セットは、タイミング回復を促進するために有利に用いることができる。他方、低遷移セットのコード文字内の低い数の遷移は、この文字セットを、電力消費及び／又は電磁妨害雑音(ＥＭＩ)を最小限にすることが望ましい用途に用いるについて、最適なものとする。本発明の一つの側面によれば、コード文字の低遷移セット及び高遷移セットの両者に関連する同期文字は、データ回復に際しての迅速な同期を容易にするために選択される。コード文字の低遷移セットが用いられている場合、同期に際しては特殊な帯域外文字のグループが用いられる。各々の特殊同期文字は、２進文字値の間の４より多い事前定義された数（例えば7）の論理遷移と、また文字値の間の事前定義された数（例えば2）の「非遷移」とを含む。以下で述べるように、特殊同期文字は、低遷移セットの帯域内文字から特殊同期文字の各々を識別するために、ランダム論理を使用することができるように選択される。次のものは、コード文字の低遷移セットと共に用いるための、帯域外同期文字の例示的なセットを構成する。上記した帯域外同期文字の一つがプリアンブル期間内に３回又はより多くの連続回数にわたって伝送された場合でも、関連するデータ回復プロセスの間に同期文字が確実に検出されるということが、本発明の一つの特徴である。これに関して、「プリアンブル」シーケンスは、符号化文字の伝送の各々に先行するプリアンブル期間の間に送られるものである。プリアンブルシーケンスの伝送は、システムの初期化の一部としてのみではなく、符号化プロセスと復号化プロセスの間で同期が維持されるのを確実にするために、種々の他の時点においても生ずるものである。本発明のコード体系は、256個の異なる８ビット２進コード値に特有の性質に基づくものである。表１を参照すると、256個の異なる８ビット２進コードは８つのグループＧ0-Ｇ7に分割されており、そこにおいて各々のグループＧ0-Ｇ7内にある２進コードは、同じ数の遷移を含んでいる。グループＧ0内部の２進コードの各々は、グループＧ0のコード内の一つ置きのビットを反転させることにより、グループＧ7内の対応する２進コードに変換可能であることが観察される。同様にして、グループＧ1,Ｇ2及びＧ3内の２進コードの各々は、一つ置きのビットを反転させることを通じて、グループＧ6,Ｇ5及びＧ4のそれぞれの中の２進コードの一つへと変換することができる。本明細書で記載するように、10ビット文字の高遷移セットは、グループＧ0-Ｇ3の８ビット２進コードを符号化することによって得られ、低遷移セットはグループＧ4-Ｇ7を符号化することによって得られる。高遷移符号化モードにおけるエンコーダ18の動作の間に、それに対して供給されるバイトグループＧ0-Ｇ3内の８ビット２進コードの各々は、一つ置きのビットを反転させることを通じて、バイトグループＧ4-Ｇ7内の対応する２進コードに変換される。逆に、低遷移符号化モードにおける動作に際しては、エンコーダ 18に対して提供されるグループＧ4-Ｇ7内の８ビット２進コードの各々は、グループＧ0-Ｇ3内の対応する２進コードにマッピングされる。ここでの例示的な実施例では、一つ置きのビットの反転は、８ビット２進コードの偶数ビットを反転させることを通じて行われる。所与の８ビットコードの一つ置きのビットがこのようにして反転されたならば、この所与の８ビットコードから結果的に導かれた 10ビットの符号化文字内の事前定義されたビットがセットされて、バイトグループの間でマッピングが行われたことが示される。さて図７を参照すると、本発明の遷移制御直流平衡エンコーダ18の全体的な機能的編成が、データフローチャートの形で示されている。図７において、エンコードすべき８ビットのパラレルデータ14は、例えば８つのＤフリップフロップからなる入力ラッチ70にラッチされる。ラッチ70内のパラレルデータ14の各バイトの隣接するビットの間での論理値の遷移(T)の数をカウントするために、遷移カウンタ74が動作可能である。Ｄ_7,Ｄ_6, _…Ｄ₀（即ちＤ[7:0]）が、入力ラッチ70内にラッチされたデータの８つのビットからなるとすれば、遷移カウンタ74は次のようにしてＴを求めることができる。ラッチされたバイトのビット間に、４以上の論理遷移がカウントされたならば (Ｔ＞3)、カウンタ74によってＣＯＵＮＴライン78は事前定義された論理値にセットされ、そうでない場合には(T≦3)この事前定義値の補数にセットされる。以下では、カウンタ74によって４以上の論理遷移がカウントされたならば(Ｔ＞3) ＣＯＵＮＴ＝０であり、他の場合には(Ｔ≦3)ＣＯＵＮＴ＝１であるとする。図７に示されているように、遷移カウンタ82はＣＯＵＮＴライン78とモード選択ライン86に応答する。モード選択ライン86は、コード文字の高遷移セット又は低遷移セットの何れを用いて符号化を実行するかを決定する。高遷移符号化が有効であることがモード選択ライン86によって示され、またラッチ70内に格納されているバイト内に４未満の論理遷移が存在することがＣＯＵＮＴライン78によって記録されたならば、遷移コントローラ82は条件付き交互ビット反転(ＣＡＢＩ) ロジック90に命令して、ラッチ70内に格納されたバイトの偶数ビットを反転させる。結果的に生ずる条件付き反転バイトは、４以上の論理遷移を有し、中間ラッチ94内に格納される。反対に、高遷移符号化が有効であり、入力ラッチ70に格納されたバイト内でカウントされる論理遷移が４以上である場合には、遷移コントローラ82はＣＡＢＩロジック90に、そのバイトをラッチ70から（ビット反転なしに）中間ラッチ94へと単に転送させる。従って高遷移符号化モードに際しては、Ｔ＜４ならば、そうではなくＴ≧ならば、ここで、Ｅ[7:0]は中間ラッチ94内に格納された８つのビットからなり、Ｅ[8]はＣＯＵＮＴラッチ95内に格納されたＣＯＵＮＴの値からなる。低遷移符号化が選択されていることがモード選択ライン86によって示され、またラッチ70内に格納されているバイト内に４以上の論理遷移が存在することがＣＯＵＮＴライン78によって記録されたならば、遷移コントローラ82は条件付き交互ビット反転(ＣＡＢＩ)ロジック90に命令して、ラッチ70内に格納されたバイトの偶数ビットを反転させる。他の場合、つまり低遷移符号化が実行されており、入力ラッチ70に格納されたバイト内でカウントされる論理遷移が４以上である場合には、格納されたバイトはビット反転なしに、中間ラッチ94へと単に転送される。従って低遷移符号化モードに際しては、ＣＡＢＩロジック90がラッチ94に対して、適切な範囲内に幾つかの論理遷移を有するバイトを提供した後に、直流平衡プロセスが実行される。このプロセスでは、10ビットの符号化文字ストリーム内部の相補的論理値の間における累積的ディスパリティが、エンコーダ18によって生成される。本明細書で使用する「累積的ディスパリティ」(Ｄ_cum)という用語は、以下に述べるような仕方でデコーダ4 4により達成される同期化に続いて、エンコーダ18によって生成される、０ビットに対する１ビットの過剰さを示すものである。「現在のディスパリティ」（Ｄ_cur ）という用語は、ラッチ94内に現在格納されているバイト内部における、０ビットに対する１ビットの過剰さを参照するものであり、ディスパリティチェッカー96によって決定される。直流平衡モジュール98は、現在のディスパリティをラッチ99内に格納された累積的ディスパリティに対して比較するよう動作する。この比較結果は次いで、ラッチ94内に格納されたバイトを、出力レジスタ104への伝送の間に、条件付きバイト反転(ＣＴＢＩ)ロジック100により反転するか否かを決定するために使用される。このようにしてＣＴＢＩロジック100は、エンコーダ18により生成されるシリアルストリームに関連する累積的ディスパリティを最小限にするように働く。以下に示すものは、エンコーダにより生成される直流平衡文字ストリームにおける10ビット文字Ｔ[9:0]の各々が、中間ラッチ9 4内に格納されたバイトＥ[7:0]とＣＯＵＮＴラッチ95内のビットＥ[8]から導かれる仕方についての論理の記述である。現在のディスパリティ（Ｄ_cur）は、ディスパリティチェッカー96によって次のようにして計算される。高遷移モードにおける動作中には、-2≦Ｄ_cum≦2であり、これに対して低遷移モードでの動作中には、-4≦ＤＰ≦4であることが注目される。直流平衡モジュール98の内部では、Ｄ_cur＝0又はＤ_cum＝0であると判定されたならば、そのときＥ₈＝‘0’ならば、そうではなくＥ₈がゼロに等しくなければ、ここでＤ'_cumは、ディスパリティ更新器108によって計算され、それによってラッチ99に格納された、更新された累積的ディスパリティである。代わりに、Ｄ_curの最上位ビット(ＭＳＢ)とＤ_cumのＭＳＢが等しくないことが、直流平衡モジュールによって判定されたならば、そのとき最後に、他の全ての場合について、Ｄ_curのＭＳＢとＤ_cumのＭＳＢが等しいのであれば、そのとき、このようにして、出力ラッチ104をＴ[7:0]として充填する過程において、ＣＢＩロジック100によりバイトＥ[7:0]を選択的に反転させることを通じて、累積的ディスパリティは低減され、直流平衡が達成される。Ｔ[8]の論理値は、入力ラッチ70で受け取ったバイトＤ[7:0]の偶数ビットが、バイトＥ[8:0]の生成に際して補数を取られているか否かを示すものであることが看取される。同様に、Ｔ[9 ]の論理値は、バイトＥ[7:0]がラッチ104への伝送の間に反転されたか否かを示すものである。 IV．復号化図６を参照すると、非直列化器34はエンコーダにより生成された10ビット文字Ｔ[9:0]を受信し、ビットラインＲＸ₉,ＲＸ₈,_…,ＲＸ₀（即ちＲＸ[9:0]）上に、 10ビットのパラレル受信データを生成する。この10ビットのパラレル受信データはビットラインＲＸ[9:0]を介してデコーダ44へ、またデコーダ同期化モジュール114へと提供される。後にセクションＶで記述するように、この同期化モジュール114は、伝送データのフレーム境界（即ちＴ[9:0]）に対応して、10ビットのパラレル受信データ内に境界を確定するように動作する。具体的には、同期化モジュール114は、非直列化器34がどのビットラインＲＸ[9:0]に対して、伝送バイトＴ[9:0]の各々の最初のビットＴ[0]に対応する受信ビットを提供しているのかを判定する。この判定を行った後に、同期化モジュール114はデコーダ44に対しフレーム境界ポインタ118を提供して、伝送された10ビット文字Ｔ[9:0]の最初のビットＴ[0]に対応するビットラインＲＸ[9:0]の一つを識別する。この同期情報を受信したならば、デコーダ44は以下のようにして受信データＲＸ[9:0]をデコードするように作用する。図８は、デコーダ44のブロック図による表示を提供している。非直列化器によって生成される10ビットのパラレルデータが、ビットラインＲＸ[9:0]を介してデコーダスイッチ150により受信されることが看取される。このデコーダスイッチ150は、ビットラインＲＸ[9:0]を介して受信した10ビットのデータを、同期化モジュール114により提供されるフレーム境界ポインタ118の値に従って、交換ビットラインＳ[9:0]に切り替えるように作用する。具体的には、最初の伝送ビットＴ[0]に対応する受信ビットＲＸ[9:0]の一つがビットラインＳ[0]に切り替えられ、二番目の伝送ビットＴ[1]に対応する受信ビットＲＸ[9:0]の一つがビットラインＳ[1]に切り替えられる、といった具合である。伝送データバイトＴ[7:0] に対応して、ビットラインＳ[7:0]上に印加された交換データは、８ビットのラッチ154内に格納される。同様に、伝送ビットＴ[8]に対応する交換データビットＳ[8]は、１ビットラッチ158に提供される。ビットラインＳ[8]の論理値は、Ｔ[ 8]の論理値に追従するものであるから、ビットラインＳ[8]は交互ビット反転(ＡＢＩ)デコーダ160に対して、入力データＤ[7:0]の偶数ビットが符号化プロセスの間に、ＣＡＢＩロジック90（図７）によって補数を取られたか否かを通知することになる。同様にビットラインＳ[9]（Ｔ[9]の論理値に追従する）は、符号化プロセスの直流平衡段階において、ラッチ104内に格納されたバイトがＣＴＢＩロジック100により補数を取られたか否かを、ＡＢＩデコーダ160に対して通知する。このようにしてデコーダ160は、符号化プロセスの間に８ビットラッチ154内に格納されたバイトＳ[7:0]に対して行われた論理演算について通知され、それによってランダム論理を用いた簡単な復号化が促進される。さて図９に移ると、そこにはランダム論理によるＡＢＩデコーダ160の実施例が示されている。このＡＢＩデコーダは、８ビットの復号バイトＤＥ[7:0]を生成すべく、10ビットのフレーム整列データＳ[9:0]を復号化するための、９個の排他的論理和(ＸＯＲ)ゲートＮ1-Ｎ9のセットを含んでいる。図９の実施形態では、これらのＸＯＲゲートＮ1-Ｎ9は、次のようにして復号バイトＤＥ[7:0]を生成する。ここで、β:＝Ｓ[9]xorＳ[8]である。Ｖ．同期化上述したように、デコーダ同期化モジュール114はデコーダ44に対し、伝送された10ビット文字Ｔ[9:0]の各々のフレーム境界についての指示をもたらす。デコーダモジュール114はデコーダスイッチ150（図8）と共に、バレルシフタとして効果的に機能し、非直列化器からのパラレルデータＲＸ[9:0]を、フレーム整列データＳ[9:0]へとシャッフルする。本発明によれば、同期化モジュール114によるフレーム境界の検出を容易にするために、プリアンブルシーケンスがエンコーダ18によって、種々の時点（例えばシステムのパワーアップ時）で生成される。例示的な実施形態においては、このプリアンブルシーケンスは、帯域内文字から容易に識別可能な、選択された帯域外文字の数回の繰り返しを含む。この場合にも、高遷移モード動作に際しては、帯域外文字の各々は４未満の論理遷移を含み、低遷移モード動作に際しては、帯域外文字の各々は４以上の論理遷移を含む。以下で論ずるように、各モードでの動作の間、デコーダ同期化モジュール114 内での迅速なフレーム境界の識別を確保するための手段として、プリアンブル期間の間にエンコーダ18によって、特別に選択された帯域外文字の数回の繰り返しが生成される。プリアンブル期間の終結時には、モジュール114は、ビットラインＲＸ[9:0]のどれが10ビットの伝送文字の最初のビットＴ[0]に対応するかを「知って」おり、フレーム境界ポインタ118を介してデコーダに対する通知を行う。プリアンブル期間の間に伝送するための帯域外文字の適切なサブセットを選択することにより、同期化の達成のために必要とされる最悪の場合の時間を、在来の同期化体系により必要とされる時間に対して、短縮することができる。特に、低遷移モード動作の間は、以下の帯域外文字が「同期文字」として用いられる。高遷移モード動作の間は、以下の帯域外文字が同期文字として用いられる。各プリアンブル期間の間、同じ同期文字の３回の繰り返しが、エンコーダ18によって生成される。本明細書で記述するように、エンコーダ18によって最も新しく生成された21ビットを処理することにより、同期化モジュール114は、所与のプリアンブル期間の間に伝送された同期文字の３回の繰り返しの内の、少なくとも１回を検出することができる。このことは、比較的短いプリアンブル期間の間に、同期化を達成することを可能にする利点を有する。今度は図10に転ずると、低遷移モード動作の間にデコーダ同期化モジュール11 4によって実行される、同期化プロセスのフローチャートが提示されている。モジュール114の各クロックサイクルの間に、10ビットのブロックが非直列化器34 から、第一の10ビットラッチ150にロードされる。またやはり各クロックサイクルの間に、10ビットのブロックが第一の10ビットラッチ150から、第二の10ビットラッチ154へと転送される。同様に、この第二の10ビットラッチ154内に現在格納されている10ビットのブロックは、各クロックサイクルの間に第三の10ビットラッチ158へと転送される。図10により示されているように、排他的否定論理和(ＸＮＯＲ)演算（ステップ 162）が、ラッチ150,154,158により保持されたデータの21ビット「ウィンドウ」の中に含まれる、隣接するビットの間で実行される。具体的には、この21ビットのウィンドウは、第三のラッチ158からの10ビットのブロックＬ３[9:0]と、第二のラッチ154からの10ビットのブロックＬ2[9:0]と、第一のラッチ150からのビットＬ1[9]とを含んでいる。この点につき、ビットＬ1[9]は、第二のラッチ154に転送された際に、ビットＬ2[9]となるビットである。低遷移モードの間の動作の例として、以下のパラレルビットシーケンスからなる21ビットのウィンドウ（即ちＬ3[9:0],Ｌ2[9:0],Ｌ1[9]）を考える。隣接するビットの各対の間でＸＮＯＲ演算が実行されたならば、次の結果が得られる。図10により示されているように、このＸＮＯＲ演算（ステップ160）の結果物である20ビットは、４つの５ビットグループに分割される(即ちグループＡ,グループＢ,グループＣ,グループＤ)。現在の例では、これら４つの５ビットグループは、次のように定義される。上に列挙した高遷移モード及び低遷移モードの両方についての同期文字は、プリアンブル期間の間にグループＡ,Ｂ,Ｃ及びＤの間に特別な関係が生ずるように選択されている。即ち、プリアンブルの間にエンコーダ18によって生成された、同じ同期文字の３回の連続的生成が非直列化器34によって受信された場合に、同期化モジュール114に10ビットのパラレルデータとして提供するものである。例示的な実施形態では、プリアンブル期間の間には、以下の二つの関係（条件 I及び条件II）が、グループＡ,Ｂ,Ｃ及びＤの間に生じてくる。条件I. グループＡ,Ｂ,Ｃ及びＤに集合的に存在している論理"1"の数がちょうど４であり、以下の三つの事例の内の一つに相当する。図10により示されているように、グループＡ,Ｂ,Ｃ及びＤの各々における１の数は、"1"カウンタモジュール172,174,176及び178のそれぞれによって判定される。各グループＡ,Ｂ,Ｃ及びＤの中の"1"の数は、21ビットウィンドウ（ステップ160）における隣接ビットの間でのＸＮＯＲ演算の結果により決定されるのであるから、各グループ内の"1"の数は、グループＡ,Ｂ,Ｃ及びＤに関連する21 ビットウィンドウの４つのセグメントの各々における、隣接するビット間での論理値の「非遷移」の数を示すことになる。現在の例では、グループＡ,Ｂ,Ｃ及びＤの各々が、ただ一つの"1"を含んでいることが看取される。従って、現在の例は、事例#１に相当する。条件II. グループＡを構成しているビットのシーケンスはグループＣのビットシーケンスに等しく、グループＢを構成しているビットのシーケンスはグループＤのビットシーケンスに等しい。即ち、グループＡ＝グループＣ、そしてグループＢ＝グループＤである。本発明によれば、第一、第二、及び第三のラッチ150,154及び158の中に同じ同期文字が格納されている場合に、そしてその場合にのみ、条件Ｉと条件IIが両方とも満足される。即ち条件Ｉと条件IIの両者は、エンコーダ18により同じ同期文字が３回繰り返して発生された場合に、プリアンブル期間の間においてのみ満足される。本発明のこの側面については、低遷移モード動作に関して以下で説明する。上記したように、ラッチ150,154及び158により提供された21ビットウィンドウの内部の隣接するビットは、ステップ160（図10）の間に排他的否定論理和を取られる。エンコーダ18によって生成される帯域内文字又は帯域外文字の各々は、長さがちょうど10ビットであるから、21ビットウィンドウには、一番目、二番目、及び三番目の10ビット文字の全部又は一部が含まれることになる。21ビットのウィンドウが、これらの一番目、二番目、及び三番目の10ビット文字からのビットを含む種々の形を以下に示す。各々の文字は帯域内（例えばＤＡＴＡ）文字、又は帯域外コマンド又は同期（即ちＳＹＮＣ）文字の何れかであるから、以下のものは、21ビットウィンドウに寄与する一番目、二番目、及び三番目の10ビット文字の間における、ＤＡＴＡとＳＹＮＣの可能な組み合わせを示すものである。例えば、21ビットのウィンドウは、一番目のＳＹＮＣ文字の２ビットと、二番目のＤＡＴＡ文字の10ビットと、そして三番目のＤＡＴＡ文字の９ビットからなることができる(即ち組み合わせＣ)。低遷移モード動作の間、全ての帯域内（例えばＤＡＴＡ）文字は、帯域内文字の隣接する10ビットの間の論理値に、最大で３つの論理遷移、或いは同義として、４以上の「非遷移」を含む。従って、低遷移モード動作に際して、二番目の文字がＤＡＴＡ文字である場合には、それは４以上の論理非遷移を含むことになる。条件Ｉの示すところによれば、21ビットのウィンドウ全体の中での論理非遷移の数は、その中に３つの同じＳＹＮＣ文字が存在している場合、ちょうど４であるから、二番目の文字がＤＡＴＡ文字である場合には条件Ｉは満たされない。なぜなら、それは４以上の論理非遷移を含むからである。従って、条件Ｉが満たされるとするならば、そのとき21ビットウィンドウは組み合わせＣ,Ｄ及びＥ（即ち二番目の文字がＤＡＴＡ文字である）によって特定される文字の組からなることはできない。本発明によれば、上に列挙した同期文字は、何れかのプリアンブル期間の間に伝送された一番目と三番目の文字が同一である場合に、条件IIが満たされるように選ばれている。従って組み合わせＢとＦは、条件IIを満足しない。それゆえ、組み合わせＡ（即ち３つの連続するＳＹＮＣ文字）のみが、条件ＩとIIの両者を満足することになる。図10を参照すると、条件Ｉと条件IIの両方が満足された場合（ステップ190）には、21ビットウィンドウ内で検出されたＳＹＮＣ文字のフレーム境界を識別するために、以下に記載するようにして、グループＡとＢの内部の選択された隣接ビットが論理積を取られる(ステップ196)。21ビットウィンドウ内のＳＹＮＣ文字の各々は、非直列化器34によってラッチ150にロードされるものであるから、各々のＳＹＮＣ文字のフレーム境界は、かかるＳＹＮＣ文字の各々の最初のビットが印加される、非直列化器34からのビットラインＲ[9:0]の一つに関して識別することができる。この識別が達成されたなら、フレーム境界ポインタ118によって、デコーダに対してこのビットラインＲ[9:0]の識別が通知される。ステップ196の論理積演算は、第三のラッチ158（即ちＬ3[9:0]）にある全ての隣接ビットの間、及びＬ3[0]とＬ2[9]の間でも実行される。ステップ190の結果、条件Ｉと条件IIの両者が満たされたことが示されたならば、ステップ196の論理積演算の結果は、フレーム境界ポインタ118の値を示す、ただ一つの論理１のみを生成する。現在の例では、Ｌ3[9:0]＝{1011010010}及びＬ2[9]:＝[1]であり、従ってステップ196の論理積演算の結果は、{0010000000}である。即ち、21ビットウィンドウの三番目の位置が、同期文字の第一のビットに対応している。従って現在の例では、フレーム境界ポインタ118は、非直列化器34により生成される各10ビット文字の最初のビットを運ぶものとして、10ビットラインＲＸ[9:0] の三番目(ＲＸ[7])を識別するようにセットされる。ここでの例示的な実施例では、プリアンブルシーケンス(即ち同じ帯域外ＳＹＮＣ文字の３回の繰り返し)は、システムのパワーアップに際して、及びシリアルリンク30を介してのデータ伝送の隔たりの間にも送られる。このことは、エンコーダ18とデコーダ44の間でのタイミング同期を、長期にわたってデータ伝送がない場合であっても、維持できるようにする。図11は、高遷移モード動作に際してデコーダ同期化モジュール114によって実行される、同期化プロセスを示すフローチャートである。図11によって示されている如く、高遷移モードの同期化プロセスは、低遷移モード動作（図10）の間に実行されるものと実質的に似通っている。特に、高遷移モードの同期化プロセスは、低遷移モードの同期化プロセスと、基本的には次の点で異なっている。 (i) ステップ160'において、ラッチ150',154'及び158'内の隣接するビットに対して、排他的否定論理和(ＸＮＯＲ)演算ではなく、排他的論理和(ＸＯＲ)が実行される。 (ii) ステップ196'において、各ビットとそのビットの直ぐ右側のビットの補数し、"10"又はフレーム境界に対応する「立ち下がりエッジ」を識別する。 VI. エンコーダ及びデコーダ同期化モジュールのハードウェア実施形態この項においては、エンコーダ18の具体的なハードウェア実施形態と、低遷移モード動作に際して使用するのに適したデコーダ同期化モジュール114の実施形態についての説明が提示される。ランダム論理でのデコーダ44の例示的なハードウェア実現形態の説明は、先に項IIIにおいて行った。図12Ａ及び12Ｂは、エンコーダ18の例示的な実施形態の概略表示を提供している。ラッチ70からのエンコードされる８ビットパラレルデータＤ[7:0]が、遷移カウンタ74の７個の排他的ＯＲゲート240に提供されることが看取される。排他的ＯＲゲート240の出力は、全加算器242,244,246及び248の組に提供される。全加算器248のキャリー出力(Ｃ)は、ＣＯＵＮＴライン78に対応し、データＤ[7:0] のビットの間に４未満の論理遷移が存在したか否かを示す。ラッチ70から帯域外コマンドを受信している場合には、ＮＯＲゲート260に繋がるコマンドライン(ＴＸ_ＣＭＤ)が立ち上げられて、ＣＯＵＮＴライン78によってＣＡＢＩロジック90 の内部でＤ[7:0]の偶数ビットが反転されるのを阻止するようになっている。そうでない場合には、ラッチからのデータＤ[7:0]が本発明に従ってエンコードされているときに、ＮＯＲゲート260の出力78'は、ＣＯＵＮＴライン78の論理値に追従する。図12Ａに示されているように、この例示的な実施例においては、ＣＡＢＩロジック90は、複数のＮＯＲゲート270からなっている。各々のＮＯＲゲート270は、ＣＯＵＮＴライン78'に結合された一つの入力と、Ｄ[7:0]の偶数ビットの一つに接続された別の入力とを含む。ＣＡＢＩロジック90の出力は、ディスパリティチェッカー96（図12Ｂ）の入力に結合された、中間ラッチ94に提供される。図12Bに転じると、ディスパリティチェッカー96は、条件によりビット反転されたバイトＥ[7:0]の中における"11"の出現を判定するための、４個のＡＮＤゲート290-293を含んでいる。同様に、Ｅ[7:0]内部での"00"の出現を検出するために、４個のＮＯＲゲート296-299が備えられている。Ｅ[7:0]内部での"01"及び"1 0"のパターンは、１と０を等しい数含んでいるという意味において、既に「直流平衡」されているから、図12Ｂの回路により実行される直流平衡プロセスに際して、こうしたパターンを検出する必要性は存在しない。ＡＮＤゲート290-293により検出された"11"の出現をカウントするために、第一の全加算器302と第一の半加算器306が配置されている。同様の仕方で、ＮＯＲゲート296-299により検出された"00"の出現をカウントするために、第二の全加算器308と第二の半加算器3 12が配置されている。全加算器316と318の第一の対は、カウントされた"11"と"00 "の出現回数の差を判定する。直流平衡モジュール98は、３個の入力ＮＯＲゲート330と、第一の排他的ＯＲゲート332と、ラッチ336と、第二の排他的ＯＲゲート338とを含んでいる。全加算器316と318によって、"11"と"00"の出現回数が等しいと判定された場合、Ｅ[8 ]の補数がＴ[9]の値を決定し、従ってバイトＥ[7:0]がＣＴＢＩロジック100により反転されたか否かを決定する。カウントされた"00"と"11"の出現回数が等しくない場合には、Ｔ[9]の値はＸＯＲゲート332の出力からなる。この点について、ＸＯＲゲート332の第一の入力342は全加算器316及び318の対によって生成された最上位ビット(ＭＳＢ)からなり、これは現在のディスパリティＤcur（即ちＥ[7: 0]における"1"と"0"の数の差）のＭＳＢに等しい。ＸＯＲゲート332に対する第二の入力344は、累積的ディスパリティＤ_cumのＭＳＢに対応する。図12Ｂにより示されているように、累積的ディスパリティを格納するためのラッチ99は、３個のレジスタ350-352からなっている。累積的ディスパリティは、全加算器356と358 の逆向きの連鎖、３個の排他的ＯＲゲート360-362の組、及び対応する３個の全加算器365-367の組からなる、ディスパリティ更新器108によって更新される。最後に、ＣＴＢＩロジック100が、８個の排他的ＯＲゲート374の組を含んでいる。図13Ａ及び13Ｂは、デコーダ同期化モジュール114の好ましい実施形態の概略的な表示を提供している。図13Ａにおいて、Ｌ3[90],Ｌ2[9:0]及びＬ1[9:0]のそれぞれを格納するための、10ビットのラッチ150,154及び158の各々は、10個のＤフリップフロップのアレイを用いて実現することができる。Ｌ3[9:0],Ｌ2[9:0] 及びＬ1[9]に対応する21ビットのウィンドウの中に含まれる隣接ビットの排他的否定論理和を取るために、複数のＸＮＯＲゲート402が備えられている。次にＸＮＯＲゲート402のグループＡ、グループＢ、グループＣ、及びグループＤの出力はそれぞれ、"1"カウンタ172,174,176及び178に提供されている。図13Ａに示されているように、条件Ｉの存在は、４個のＮＡＮＤゲート410-413からなるランダム論理190aによって検出される。次に図13Ｂに転じると、条件IIの存在が、参照番号190bにより識別されたランダム論理構成によって識別される。ランダム論理190bは、10個のＸＯＲゲート42 2の組を含み、これらの出力は図示のように、ＮＡＮＤゲート426及び428に提供される。ＮＡＮＤゲート426及び428の出力は、ＮＯＲゲート430の入力に結合され、その出力は条件IIが満たされる場合に論理"1"に駆動される。最後に、ＡＮＤゲート440の出力(ＳＹＮＣ_ＳＩＧ)の論理状態が、条件Ｉ及び条件IIが満足されたか否か（即ち同期が達成されたかどうか）を示すことになる。そうであれば、Ｌ3[9:0]とＬ2[9]の中の隣接するビットが、ＡＮＤゲート450の組によって論理積を取られる(図10のステップ196)。その出力ＰＴＲ[9:0]はフレーム境界ポインタ118からなり、これはデコーダ44に対し、伝送された10ビット文字Ｔ[9:0]の各々の最初のビットＴ[0]に対して、ビットラインＲＸ[9:0]のどれが対応するのかを通知する。好ましい実施例についての以上の説明は、当業者が本発明の製造又は使用をすることができるように提示されたものである。当業者には、これらの実施例の種々の変形が容易に想起可能であり、本明細書に定義した一般的な原理は、発明力を用いることなしに、他の実施形態に適用することができる。従って本発明はここに示した実施例に限定されることを意図するものではなく、本明細書に開示した原理及び新規な特徴と矛盾しない、最も広い範囲を与えられるべきものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者キム，ソンヨン大韓民国ソウル，セオチョ−グ，セオチョ −ドン，ムジガエオ・アパートメント・５ −1107 (72)発明者リー，デイビッド，ディーアメリカ合衆国カリフォルニア州94306, パロ・アルト，レッドウッド・サークル・ 3715

Claims

【特許請求の範囲】１．高速デジタルビデオ信号伝送方法であって、８ビットデータワードの第一のシーケンスをデータ文字にエンコードし、制御データを制御文字にエンコードするステップであって、前記データ文字の各々が第一の範囲内において第一の複数の論理遷移を有し、前記制御文字の各々が前記第一の範囲と異なる第二の範囲内において第二の複数の論理遷移を有するステップと、前記データ文字及び制御文字に応じてシリアルデータストリームを発生するステップと、前記シリアルデータストリームを通信リンクを介して伝送するステップと、及び前記通信リンクから受信した前記データ文字及び制御文字の受信したものを、前記データ文字及び制御文字の受信したものにおける論理遷移の数に基づいて分離するステップとからなる方法。２．デジタルビデオ信号伝送システムにおける高速データ伝送方法であって、データワードの第一のシーケンスをデータ文字にエンコードし、制御データを制御文字にエンコードするステップであって、前記データ文字の各々が第一の範囲内において第一の複数の論理遷移を有し、前記制御文字の各々が前記第一の範囲と異なる第二の範囲内において第二の複数の論理遷移を有するステップと、前記データ文字及び制御文字に応じてシリアルデータストリームを発生するステップと、及び前記シリアルデータストリームを通信リンクを介して伝送するステップとからなる方法。３．データワードの第一のシーケンスをエンコードする前記ステップが、前記データワードにおけるビットについて、前記データワードの各々における論理遷移の数に従って選択的に補数を取り、選択的に補数の取られたデータブロックを生成するステップをさらに含む、請求項２の方法。４．前記エンコードするステップがさらに、先に前記文字の論理値へとエンコードされた、前記選択的に補数の取られたデータブロックの論理値の中に含まれる、異なる種類の論理値の数における、累積的ディスパリティを決定するステップと、エンコードされつつある前記選択的に補数の取られたデータブロックの現在のブロックと関連する、候補文字における現在のディスパリティを決定するステップと、及び前記現在のディスパリティが前記累積的ディスパリティの第一の極性と反対の極性である場合に、前記候補文字を前記選択的に補数の取られたデータブロックの前記現在のブロックに割り当て、前記現在のディスパリティが前記第一の極性である場合に、前記候補文字の補数を前記選択的に補数の取られたデータブロックの前記現在のブロックに割り当てるステップとからなる、請求項３の方法。５．高速デジタルビデオ信号伝送システムであって、データワードの第一のシーケンスをデータ文字にエンコードし、制御データを制御文字にエンコードするエンコーダ手段と、通信リンクの第一の端部に結合され、前記データ文字及び制御文字に応じてシリアルデータストリームを前記通信リンクを介して伝送するシリアル伝送手段と、及び前記通信リンクの第二の端部に結合され、前記データ文字の受信したものを前記制御文字の受信したものから、前記データ文字及び制御文字の受信したものにおける論理遷移の数に基づいて識別する手段とからなるシステム。６．前記エンコーダ手段が、第一の範囲内において第一の複数の論理遷移を有する前記データ文字の各々をエンコードし、第二の範囲内において第二の複数の論理遷移を有する前記制御文字の各々をエンコードする手段を含む、請求項 5のシステム。７．高速デジタルビデオ信号伝送システムであって、第一の端部と第二の端部を有する通信リンクと、前記通信リンクの第一の端部に結合されたビデオ送信機と、前記通信リンクの第二の端部に結合されたビデオ受信機であって、前記ビデオ受信機が前記通信リンクを介して受信したデータ文字を前記通信リンクを介して受信した制御文字から、前記データ文字及び制御文字のビット間の論理遷移の数に基づいて識別する手段を含むこととからなるシステム。８．キャプチャされたビデオ情報を前記ビデオ送信機に提供するビデオキャプチャ手段と、及び前記ビデオキャプチャ手段と前記ビデオ送信機の間のタイミングを同期させる手段とをさらに含む、請求項７のシステム。９．高速デジタルビデオ信号伝送システムであって、第一の端部と第二の端部を有する通信リンクと、前記通信リンクがデータラインとクロックラインを含むことと、前記通信リンクの第一の端部に結合されたビデオ送信機と、前記通信リンクの第二の端部に結合されたビデオ受信機と、及び前記クロックラインに関連して作動するよう結合されたビデオキャプチャ手段とからなるシステム。