KR100408416B1 - 디지털 비디오 신호 전송 시스템 및 전송방법 - Google Patents

디지털 비디오 신호 전송 시스템 및 전송방법 Download PDF

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Abstract

비디오 신호 전송방법은 비디오 신호를 DC 밸런스된 제 1데이터로 엔코딩하고, 제 1제어신호들의 논리상태에 상응하여 발생된 소정의 동기신호를 DC 밸런스된 제 2데이터로 엔코딩하는 단계; 상기 제 1데이터를 제 1시리얼 데이터 스트림으로 변환하여 제 1채널을 통하여 전송하고, 상기 제 2데이터를 제 2시리얼 데이터 스트림으로 변환하여 상기 제 1채널을 통하여 전송하는 단계; 상기 제 1채널을 통하여 각각 수신된 상기 제 1시리얼 데이터 스트림과 상기 제 2데이터 스트림의 스큐를 보정하여 제 3데이터 및 제 4데이터를 각각 검출하는 단계를 구비하며, 상기 제 2데이터와 상기 제 3데이터가 일치하지 않도록 상기 제 1데이터를 엔코딩하여 전송한다. 상기 제 1시리얼 데이터 스트림은 제 2제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고, 상기 제 2시리얼 데이터 스트림은 상기 제 2제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송된다.

Description

디지털 비디오 신호 전송 시스템 및 전송방법{System and method for digital video signal transmission}
본 발명은 신호 전송 시스템 및 신호 전송방법에 관한 것으로, 보다 상세하게는 하나의 통신 링크(이하 '채널'이하 한다.)를 통하여 수신된 인접 데이터의 조합에 의하여 DC 밸런스된 데이터와 DC 밸런스된 동기코드가 일치되지 않도록 DC 밸런스된 데이터를 엔코딩할 수 있는 신호 전송 시스템 및 신호 전송방법에 관한 것이다.
최근의 LCD 모니터는 전송 케이블에 의한 전자파 간섭(EMI; electromagnetic interference) 및 전송선 잡음(transmission line noise)을 감소시키기 위하여 광 섬유(optical fiber)를 이용하여 데이터를 전송하는 인터페이스를 사용한다.
광을 이용하는 데이터 전송시스템에서 DC 밸런스(DC balance)는 반드시 필요하다. 따라서 광을 이용하는 인터페이스는 DC-밸런스된 신호(DC-balanced signal)를 전송하기 위한 신호 전송시킴(signal transmitting scheme)을 이용한다. 당업계에서 잘 알려진 바와 같이 DC-밸런스(DC balance)는 디지털 데이터의 전송에 있어서 각각의 데이터 비트의 '하이(high)' 논리 값과 '로우(low)' 논리 값의 균형을 의미한다.
도 1은 종래의 5개의 채널을 이용하는 신호 전송 시스템의 하이-레벨 블락 다이어그램이다. 도 1의 신호 전송 시스템(10)은 8비트를 9비트로 엔코딩하는 스킴(이하 8B/9B'라 한다.)을 이용하며, 신호 전송 시스템(10)은 컨트롤러(2), 전송회로(4), 수신회로(6), LCD 패널(8) 및 5개의 채널들(1, 3, 5, 7 및 9)을 구비한다. 도 2는 일반적인 비디오 컨트롤러의 출력신호들의 타이밍 다이어그램을 나타낸다.
도 1 및 도 2를 참조하면, 컨트롤러(2)는 적색, 녹색 및 청색의 비디오 신호들(R[7:0]. G[7:0] 및 B[7:0]), 수평동기 신호(HSYNC), 수직동기 신호(VSYNC), 데이터 인에이블 신호(DE) 및 클락신호(CLK)를 전송회로(4)로 출력한다. 적색, 녹색및 청색의 비디오 신호들(R[7:0]. G[7:0] 및 B[7:0])은 각각 8비트 데이터로 구성된다.
도 3은 도 1의 전송회로의 출력신호들을 나타낸다. 도 1 및 도 3을 참조하면, 전송회로(4)는 4개의 채널들(1, 3, 5 및 7)을 통하여 DC 밸런스된 데이터 (DCBR, DCBG, DCBB 및 SYNC)를 수신회로(6)로 각각 전송하고, 전송회로(4)는 채널(9)을 통하여 클락 신호(CLK)를 수신회로(6)로 전송한다.
여기서 DC 밸런스된 데이터(DCBR, DCBG 또는 DCBB) 각각은 엔코딩된 비디오 신호들(R[7:0]. G[7:0] 및 B[7:0])을 나타내고, DC 밸런스된 동기신호(SYNC)는 수평동기 신호(HSYNC)의 논리값과 수직동기 신호(VSYNC)의 논리값에 따라 발생된 8비트 동기신호를 엔코딩한 것이다. DC 밸런스된 데이터(DCBR, DCBG, DCBB)와 DC 밸런스된 동기코드(SYNC)는 시리얼라이즈되어 수신회로(6)로 출력된다.
수신회로(6)는 DC 밸런스된 데이터(DCBR, DCBG, 또는 DCBB), DC 밸런스된 동기코드(SYNC)와 클락신호(CLK)에 응답하여 적색, 녹색 및 청색의 비디오 신호 (R[7:0]. G[7:0] 및 B[7:0]), 수평동기 신호(HSYNC), 수직동기 신호(VSYNC), 데이터 인에이블 신호(DE)를 복조(demodulation)하여 LCD 패널(8)로 출력한다.
LCD 패널(8)은 적색, 녹색 및 청색의 비디오 신호들(R[7:0]. G[7:0] 및 B[7:0]), 수평동기 신호(HSYNC), 수직동기 신호(VSYNC), 데이터 인에이블 신호(DE) 및 클락신호(CLK)를 수신하여 비디오 신호를 디스플레이한다.
종래의 데이터 전송 시스템(10)은 DC밸런스된 데이터(DCBR, DCBG 또는 DCBB)와 DC밸런스된 동기코드(SYNC)를 혼합할 수 없었기 때문에 DC밸런스된 데이터(DCBR, DCBG 또는 DCBB)를 전송하는 채널(1, 3 또는 5)과 DC 밸런스된 동기코드(SYNC)를 전송하는 채널(7)을 별도로 사용하였다.
종래의 데이터 전송 시스템(10)의 데이터 전송 속도(data transfer rate, 또는 data rate)는 데이터를 전송하는 채널의 수(클락신호를 전송하는 채널을 제외한다.), 비트 스트림 및 동작주파수(MHz)의 곱으로 결정된다.
따라서 112MHz를 사용하는 SXGA(super extended graphic array)의 데이터 전송속도는 4×9×112(Mhz)에 의하여 약 4Gbps이다. 따라서 4개의 채널(클락신호를 전송하는 채널을 제외한다.)을 사용하는 종래의 신호 전송 시스템(10)의 데이터 전송속도가 큰 것이 단점이다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 DC 밸런스된 데이터와 DC 밸런스된 동기 코드를 동일한 채널을 통하여 전송하고, DC 밸런스된 데이터와 DC 밸런스된 동기코드가 중복되지 않도록 엔코딩된 DC 밸런스된 데이터를 생성하여 전송하는 방법과 이를 이용하는 시스템을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 5개의 채널을 이용하는 신호 전송 시스템의 하이-레벨 블락 다이어그램이다.
도 2는 일반적인 비디오 컨트롤러의 출력신호들의 타이밍 다이어그램을 나타낸다.
도 3은 도 1의 전송회로의 출력신호들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 4개의 채널을 이용하는 신호 전송 시스템의 하이-레벨 블락 다이어그램이다.
도 5는 각 채널을 통하여 전송되는 DC 밸런스된 데이터의 파형을 나타내는 타이밍 다이어그램이다.
도 6은 본 발명의 실시예에 따른 동기코드와 DC 밸런스된 동기코드를 나타낸다.
도 7은 DC 밸런스된 데이터를 발생하는 경우의 플로우 챠트를 나타낸다.
도 8은 DC 밸런스된 데이터와 DC 밸런스된 동기코드가 일치하는 경우를 나타낸다.
도 9는 본 발명의 일 실시예에 따른 엔코딩 알로리즘이다.
도 10은 도 9의 엔코딩 알로리즘을 사용하여 생성된 DC밸런스된 데이터를 나타낸다.
도 11은 도 4의 송신회로의 회로도를 나타낸다.
도 12는 위상 동기 루프의 입/출력 파형을 나타내는 타이밍 다이어그램이다.
도 13은 도 4의 수신회로의 회로도를 나타낸다.
도 14는 도 13의 디시리얼라이저의 회로도를 나타낸다.
도 15는 도 13의 얼라이너의 회로도이다.
도 16은 데이터 인에이블 신호에 따른 데이터 인에이블 신호 보정회로의 출력신호를 나타내는 특성도이다.
도 17은 쉬프트 양 보정회로(305)의 특성을 나타내는 상태도이다.
도 18은 본 발명의 일 실시예에 따른 신호 전송 시스템의 입/출력 파형을 나타내는 타이밍 다이어그램이다.
상기 기술적 과제를 해결하기 위한 비디오 신호 전송방법은 비디오 신호를 DC 밸런스된 제 1데이터로 엔코딩하고, 제 1제어신호들의 논리상태에 상응하여 발생된 소정의 동기신호를 DC 밸런스된 제 2데이터로 엔코딩하는 단계; 상기 제 1데이터를 제 1시리얼 데이터 스트림으로 변환하여 제 1채널을 통하여 전송하고, 상기 제 2데이터를 제 2시리얼 데이터 스트림으로 변환하여 상기 제 1채널을 통하여 전송하는 단계; 상기 제 1채널을 통하여 각각 수신된 상기 제 1시리얼 데이터 스트림과 상기 제 2데이터 스트림의 스큐를 보정하여 제 3데이터 및 제 4데이터를 각각 검출하는 단계를 구비하며, 상기 제 2데이터와 상기 제 3데이터가 일치하지 않도록 상기 제 1데이터를 엔코딩하여 전송한다.
상기 제 1시리얼 데이터 스트림은 제 2제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고, 상기 제 2시리얼 데이터 스트림은 상기 제 2제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송된다.
상기 비디오 신호와 상기 소정의 동기신호는 N(N은 자연수)비트를 구비하며, 상기 제 1내지 제 4데이터는 (N+M(M은 자연수))비트를 구비한다. 상기 비디오 신호 전송방법은 상기 제 3데이터 및 제 4데이터를 각각 디코딩하여 상기 제 1데이터, 상기 제 2데이터, 제 1제어신호들 및 상기 제 2제어 신호를 검출하는 단계를 더 구비한다.
상기 제 3데이터가 검출되는 경우 상기 제 2제어신호는 활성화되고, 상기 제 4데이터가 검출되는 경우 제 2제어신호는 비활성화된다.
상기 기술적 과제를 해결하기 위한 데이터 전송방법은 다수개의 제 1데이터와 다수개의 제 2데이터를 각각 연속적인 시리얼 데이터 스트림으로 변환하여 제 1채널을 통하여 전송하는 단계; 상기 제 1채널을 통하여 수신된 상기 각각의 시리얼 데이터 스트림의 스큐를 보정하여 제 3데이터를 검출하는 단계를 구비하며, 상기 제 3데이터와 상기 다수개의 제 2데이터 각각이 일치하지 않도록 상기 다수개의 제 1데이터 각각을 변환하여 전송한다.
상기 제 1데이터는 제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고, 상기 제 2데이터는 상기 제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송되며, 상기 제 1내지 제 3데이터는 (N+M(N 및 M은 자연수))비트로 구성되는 것이 바람직하다.
비디오 신호 전송방법은 상기 제 3데이터를 각각 디코딩하여 상기 각각의 제 1데이터, 상기 각각의 제 2데이터 및 제어신호를 검출하는 단계를 더 구비한다. 상기 제 3데이터와 상기 다수개의 제 1데이터 각각이 일치되는 경우 상기 제어신호는 활성화상태를 유지하고, 상기 제 3데이터와 상기 다수개의 제 2데이터 각각이 일치되는 경우 상기 제어신호는 비활성화상태를 유지한다.
상기 기술적 과제를 달성하기 위한 비디오 신호 전송시스템은 비디오 신호를 DC 밸런스된 제 1데이터로 엔코딩하고, 제 1제어신호들의 논리상태에 상응하여 발생된 소정의 동기신호를 DC 밸런스된 제 2데이터로 엔코딩하는 엔코딩회로; 상기 제 1데이터를 제 1시리얼 데이터 스트림으로 변환하고 상기 제 2데이터를 제 2시리얼 데이터 스트림으로 변환하는 변환회로; 상기 제 1시리얼 데이터 스트림 및 상기 제 2시리얼 데이터 스트림을 전송하는 제 1채널; 상기 제 1채널을 통하여 수신된 상기 제 1시리얼 데이터 스트림 및 제 2데이터 스트림의 스큐를 보정하여 제 3데이터 및 제 4데이터를 각각 검출하는 검출회로를 구비하며, 상기 엔코딩회로는 상기 제 2데이터와 상기 제 3데이터가 일치하지 않도록 상기 제 1데이터를 엔코딩한다.
상기 제 1시리얼 데이터 스트림은 제 2제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고, 상기 제 2시리얼 데이터 스트림은 상기 제 2제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송된다.
상기 비디오 신호 전송시스템은 상기 제 3데이터 및 제 4데이터를 각각 디코딩하여 상기 제 1데이터, 상기 제 2데이터, 제 1제어신호들 및 상기 제 2제어 신호를 검출하는 디코딩 회로를 더 구비한다. 상기 제 3데이터가 검출되는 경우 상기 제 2제어신호는 활성화되고, 상기 제 4데이터가 검출되는 경우 제 2제어신호는 비활성화된다.
상기 비디오 신호와 상기 소정의 동기신호는 N(N은 자연수)비트를 구비하며, 상기 제 1내지 제 4데이터는 (N+M(M은 자연수))비트를 구비하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 신호 전송 시스템의 하이-레벨 블락 다이어그램이다. 도 4를 참조하면, 신호 전송 시스템(100)은 컨트롤러(2), 전송회로 (200), 수신회로(300), LCD 패널(8) 및 4개의 채널들(11, 13, 15 및 17)을 구비한다. 컨트롤러(2)의 출력신호들과 LCD 패널(8)은 도 1 및 도 2의 그것들과 동일하므로 상세한 설명은 생략한다.
전송회로(200)는 적색 비디오 신호(R[7:0]), 녹색 비디오 신호(G[7:0]), 청색 비디오 신호(B[7:0]), 컨트롤 신호 및 클락신호(CLK)에 응답하여 DC 밸런스된 적색, 녹색 및 청색 데이터(DCR, DCG 및 DCB)와 클락신호(CLK)를 수신회로(300)로 출력한다. 즉, 전송회로(200)는 8B를 9B로 엔코딩한다.
컨트롤 신호는 수평동기 신호(HSYNC), 수직동기 신호(VSYNC) 및 데이터 인에이블 신호(DE)를 구비한다. 송신회로(200)는 각각의 채널(11, 13 또는 15)을 통하여 DC 밸런스된 적색, 녹색 또는 청색 데이터(DCR, DCG 또는 DCB)를 수신회로 (300)로 각각 출력한다.
또한, 송신회로(200)는 수평동기 신호(HSYNC)의 상태와 수직동기 신호 (VSYNC)의 상태에 따라 정의된 소정의 동기신호를 DC 밸런스된 동기코드(DSYNC)로 변환하여 채널(15)을 통하여 수신회로(300)로 출력한다. 즉, 송신회로(200)는 하나의 채널(15)을 통하여 DC 밸런스된 청색 데이터(DCB)와 DC 밸런스된 동기코드 (DSYNC)를 수신회로(300)로 출력한다.
도 5는 각 채널을 통하여 전송되는 DC 밸런스된 데이터의 파형을 나타내는 타이밍 다이어그램이다. 도 4 및 도 5를 참조하면, 각각의 DC 밸런스된 적색, 녹색 또는 청색 데이터(DSR, DSG 또는 DSB)는 데이터 인에이블 신호(DE)의 활성화에 응답하여 각각의 채널(11, 13 또는 15)을 통하여 수신회로(300)로 출력되고, DC 밸런스된 동기코드(DSYNC)는 데이터 인에이블 신호(DE)의 비활성화에 응답하여 채널(15)을 통하여 수신회로(300)로 출력된다.
도 4의 DC 밸런스된 동기코드(DSYNC)는 채널(15)을 통하여 수신회로(300)로 출력되는 경우를 도시하였으나, DC 밸런스된 동기코드(DSYNC)는 채널(11) 또는 채널(13)을 통하여 수신회로(300)로 출력될 수 있음은 자명하다.
본 발명의 실시예에 따른 3개의 채널(클락신호를 전송하는 채널을 제외한다.)을 사용하는 경우의 데이터 전송속도는 감소한다. 예컨대 종래의 112MHz를 사용하는 SXGA의 데이터 전송속도는 약 4Gbps이나, 본 발명의 실시예에 따른 데이터 전송속도는 3.4Gbps이다.
도 6은 본 발명의 실시예에 따른 동기코드와 DC 밸런스된 동기코드를 나타낸다. 동기코드는 수평동기신호(HSYNC)의 상태와 수직동기신호(VSYNC)의 상태에 따라 임의로 생성된 8비트로, DC 밸런스를 고려하여 동기코드의 디스패리티(disparity)는 0이다. 도 6의 동기코드는 일 실시예이며 동기코드의 다양한 변형은 당업계에서 자명하다.
도 6을 참조하면, 수평동기신호(HSYNC)의 상태와 수직동기신호(VSYNC)의 상태가 각각 0과 0인 경우 동기코드는 10000111이고, 수평동기신호(HSYNC)의 상태와 수직동기신호(VSYNC)의 상태가 각각 1과 1인 경우 동기코드는 10100011이다.
DC 밸런스된 동기코드(DSYNC)는 DC 밸런스된 적색, 녹색 또는 청색 데이터(DSR, DSG, 또는 DSB)와 중복을 방지하기 위하여 동기코드의 MSB 앞에 1을 더하여 생성된 9비트이다. 따라서 동기코드(10000111)의 DC 밸런스된 동기코드(DSYNC)는 110000111이고, 동기코드(10100011)의 DC 밸런스된 동기코드(DSYNC)는 110100011이다.
도 7은 DC 밸런스된 데이터를 발생하는 경우의 플로우 챠트를 나타낸다. 도 8은 DC 밸런스된 데이터와 DC 밸런스된 동기코드가 일치하는 경우를 나타낸다. 도7 및 도 8을 참조하면, 710단계는 누적된 디스패리티(ACC_DIS)가 0인가 또는 입력신호(B[7:0])에 포함된 1의 개수(N1)가 4인지를 판단하고, 710단계의 판단결과가 예(YES)이면 730단계를 수행하고, 아니오(NO)이면 720단계를 수행한다.
720단계는 누적된 디스패리티(ACC_DIS)가 0보다 크고 입력신호(B[7:0])에 포함된 1의 개수(N1)가 입력신호(B[7:0])에 포함된 0의 개수(N0)보다 크거나, 또는 누적된 디스패리티(ACC_DIS)가 0보다 작고 입력신호(B[7:0])에 포함된 1의 개수(N1)가 입력신호(B[7:0])에 포함된 0의 개수(N0)보다 작은지를 판단하고, 720단계의 판단결과가 예(YES)이면 750단계를 수행하고, 아니오(NO)이면 740단계를 수행한다.
예컨대 입력신호(B[7:0])가 11000011인 경우, 710단계의 판단결과는 예(YES)이므로 11000011은 730단계의 조건에 따라 011000011로 출력된다. 즉, 11000011의 DC 밸런스된 데이터(DSB')는 011000011로 된다.
또한, 입력신호(B[7:0])가 11110001인 경우, 710단계의 판단결과는 아니오(NO)이므로 11110001은 720단계의 조건을 판단한다. 720단계의 판단결과는 예(YES)이므로 11110001은 750단계의 조건에 따라 100001110으로 된다. /는 반전을 의미한다. 즉, 11110001의 DC 밸런스된 데이터(DSB')는 100001110으로 된다.
도 4의 수신회로(300)는 도 8에 도시된 바와 같이 DC 밸런스된 데이터(DCB')의 스큐를 보정하기 위하여 DC 밸런스된 데이터(DSB')와 이전 데이터의 LSB와 다음 데이터의 MSB로 구성되는 11비트를 생성한다. 이러한 과정에 의하여 생성된 디시리얼라이즈된 11비트데이터 중에서 9비트의 데이터가 DC 밸런스된 동기코드(DSYNC)와일치하는 경우가 발생할 수 있다.
예컨대 입력신호(B[7:0])가 11000011인 경우 도 7에 의하여 생성된 DC 밸런스된 데이터(DSB')는 011000011이므로, DC 밸런스된 데이터(DSB')에 대한 디시리얼라이즈된 11비트데이터는 X0110000111이 될 수 있고, X0110000111에서 110000111이 발생될 수 있다.
따라서 DC 밸런스된 데이터(DSB')와 DC 밸런스된 동기코드(DSYNC)가 동일한 경우 수신회로(300)는 DC 밸런스된 데이터(DSB')와 DC 밸런스된 동기코드(DSYNC)를 구별할 수 없는 문제가 생긴다. 이러한 문제를 해결하기 위한 본 발명의 일 실시예에 의한 알고리즘을 도 9에 도시한다.
도 9는 본 발명의 일 실시예에 따른 엔코딩 알로리즘이다. 도 10은 도 9의 엔코딩 알로리즘을 사용하여 생성된 DC밸런스된 데이터를 나타낸다. 도 9를 참조하면, 900단계는 누적된 디스패리티(ACC_DIS)가 0인가 또는 입력신호(B[7:0])에 포함된 1의 개수(N1)가 4인지를 판단한다. 900단계의 판단결과가 예(YES)이면 910단계를 수행하고, 900단계의 판단결과가 아니오(NO)이면 920단계를 수행한다.
910단계는 입력신호(B[7:0])의 LSB(B[0])가 1인지를 판단하고, 910단계의 판단결과가 예(YES)이면 930단계를 수행하고 아니오(NO)이면 940단계를 수행한다.
920단계는 입력신호(B[7:0])의 MSB(B[7])가 1이고 입력신호(B[7:0])중에서 3비트(B[2:0])가 001인지를 판단한다. 920단계의 판단결과가 예(YES)이면 950단계를 수행하고, 920단계의 판단결과가 아니오(NO)이면 960단계를 수행한다.
960단계는 누적된 디스패리티(ACC_DIS)가 0보다 크고 입력신호(B[7:0])에 포함된 1의 개수(N1)가 입력신호(B[7:0])에 포함된 0의 개수(N0)보다 크거나, 또는 누적된 디스패리티(ACC_DIS)가 0보다 작고 입력신호(B[7:0])에 포함된 1의 개수(N1)가 입력신호(B[7:0])에 포함된 0의 개수(N0)보다 작은지를 판단한다.
960단계의 판단결과가 예(YES)이면 970단계를 수행하고, 960단계의 판단결과가 아니오(NO)이면 980단계를 수행한다.
도 9 및 도 10을 참조하여 본 발명의 일 실시예에 따른 엔코딩 알로리즘을 사용하여 생성된 DC밸런스된 데이터(DSB)를 상세히 설명한다. 우선 입력신호(B[7:0])가 11000011이면, 900단계의 판단 결과는 예(YES)이고, 910단계의 판단결과는 예(YES)이다. 따라서 11000011은 930단계의 조건에 따라 100111100으로 변환된다. 결국 11000011의 DC 밸런스된 데이터(DSB=OUT[8:0])는 100111100이다.
또한, 입력신호(B[7:0])가 11110001이면, 900단계의 판단 결과는 아니오(NO)이고 920단계의 판단결과는 예(YES)이다. 따라서 11110001은 950단계의 조건에 따라 011110001로 변환된다. 결국 11110001의 DC 밸런스된 데이터(DSB=OUT[8:0])는 011110001이 된다. 도 10에 도시된 입력신호(B[7:0])각각은 도 9의 엔코딩 알고리즘을 통하여 DC 밸런스된 데이터(DSB=OUT[8:0])로 각각 변환된다.
도 10을 참조하면, DC 밸런스된 데이터(DSB=OUT[8:0])를 수신회로(300)에서 디시리얼라이즈된 데이터로 변환하는 경우에도, 변환된 데이터와 도 6에 도시된 DC 밸런스된 동기코드(DSYNC)는 중복되지 않는다. 따라서 본 발명의 일 실시예에 따른 엔코딩 알로리즘을 사용하는 경우 하나의 채널(15)을 통하여 DC 밸런스된 데이터(DCB)와 DC 밸런스된 동기코드(DSYNC)를 전송할 수 있다.
도 11은 도 4의 송신회로의 회로도를 나타낸다. 도 11을 참조하면, 송신회로(200)는 위상 동기 루프(PLL; 210), 래치 회로(220), 엔코딩 회로(240), 시리얼라이저 회로(260) 및 드라이버 회로(280)를 구비한다. 도 12는 위상 동기 루프의 입/출력 파형을 나타내는 타이밍 다이어그램이다.
도 11 및 도 12를 참조하면, 위상 동기 루프(210)는 클락 신호 (CLK)에 응답하여 다-위상(multi-phase)의 클락신호들(CLK_[8:0])을 출력한다.
래치 회로(220)는 제 1래치(221), 제 2래치(223), 제 3래치(225) 및 제 4래치(227)를 구비한다. 각각의 래치(221, 223, 225)는 클락신호(CLK_0)에 응답하여 각각의 비디오 신호(R[7:0], G[7:0], B[7:0])를 래치하고, 제 4래치(227)는 클락신호(CLK_0)에 응답하여 데이터 인에이블 신호(DE), 수평동기신호(HSYNC) 및 수직동기신호(HSYNC)를 래치한다.
엔코딩 회로(240)는 제 1엔코더(241), 제 2엔코더(243) 및 제 3엔코더(245)를 구비하며, 각각의 엔코더(241, 243, 245)는 도 9의 엔코딩 알고리즘에 따라 입력신호(R[7:0], G[7:0], B[7:0])각각을 DC밸런스된 데이터(DCR, DCG, DCB)로 각각 엔코딩한다.
즉, 제 1엔코더(241)는 클락신호(CLK_0)에 응답하여 제 1래치(221)의 출력신호를 DC 밸런스된 데이터(DSR)로 엔코딩(encoding) 또는 변환(converting)하고, 제 2엔코더(243)는 클락신호(CLK_0)에 응답하여 제 2래치(223)의 출력신호를 DC 밸런스된 데이터(DSG)로 엔코딩한다.
제 3엔코더(245)는 클락신호(CLK_0)에 응답하여 제 3래치(225) 또는 제 4래치(227)의 출력신호들을 DC 밸런스된 데이터(DSB) 또는 DC 밸런스된 동기코드(DSYNC)로 엔코딩한다. 따라서 엔코딩 회로(240)가 도 9에 도시된 알고리즘을 사용하고 DC 밸런스된 동기코드(DSYNC)가 도 6과 같다면, DC 밸런스된 동기코드(DSYNC)와 엔코더(245)의 출력신호(DSB)는 동일할 수 없다.
시리얼라이저 회로(260)는 제 1시리얼라이저(261), 제 2시리얼라이저(263) 및 제 3시리얼라이저(265)를 구비한다. 제 1시리얼라이저(261)는 클락신호들(CLK_[8:0])에 응답하여 DC 밸런스된 데이터(DSR)를 시리얼 데이터 스트림(data stream; SDSR)으로 변환하고, 제 2시리얼라이저(263)는 클락신호들(CLK_[8:0])에 응답하여 DC 밸런스된 데이터(DSG)를 시리얼 데이터 스트림(SDSG)으로 변환한다.
제 3시리얼라이저(265)는 클락신호들(CLK_[8:0])에 응답하여 DC 밸런스된 데이터(DSB)와 DC 밸런스된 동기신호(DSYNC)를 시리얼 데이터 스트림(SDSB)으로 변환한다.
드라이버 회로(280)는 다수개의 드라이버들(281, 283, 285, 287)을 구비하며, 다수개의 드라이버들(281, 283, 285, 287)은 수직 공동 표면 방출형 레이저(vertical cavity surface emitting laser; VCSEL)인 것이 바람직하고, 다수개의 드라이버들(281, 283, 285)은 광신호로 변환된 시리얼 데이터 스트림들(SDSR, SDSG, SDSB)을 광섬유(optical fiber)를 통하여 수신회로(300)로 전송한다.
도 13은 도 4의 수신회로의 회로도를 나타낸다. 도 12를 참조하면, 수신회로(300)는 위상 동기루프(210), 디시리얼라이저 회로(deserializer circuit;320), 얼라이너(aligner; 40), 채널 동기회로(channel synchronizer circuit; 360) 및 디코딩 회로(380)를 구비한다.
디시리얼라이저 회로(320)는 수신된 시리얼 데이터 스트림들(SDSR, SDSG, SDSB)의 (+)1비트 또는 (-)1비트의 스큐를 보정하기 위하여 11비트로 구성된 병렬 데이터를 출력한다. 설명의 편의를 위하여 DC밸런스된 동기코드(DSYNC)와 DC 밸런스된 데이터(DSB)가 채널(15)을 통하여 전송되는 경우를 가정하여 설명하므로 이하 디시리얼라이저(325)에 대하여 상세히 설명한다.
디시리얼라이저(325) 수신된 시리얼 데이터 스트림(SDSB)과 클락 신호(CLK)사이의 스큐를 보정하기 위하여 시리얼 데이터 스트림(SDSB)의 직전 데이터의 LSB와 시리얼 데이터 스트림(SDSB)과 시리얼 데이터 스트림(SDSB)의 다음 데이터의 MSB로 구성되는 11비트(SPB)를 얼라이너(345)로 출력한다.
도 14는 도 13의 디시리얼라이저의 회로도를 나타낸다. 도 14를 참조하면, 각각의 디시리얼라이저(321, 323, 325)는 다수개의 플립-플롭들과 동기 플립-플롭을 구비한다. 각각의 디시리얼라이저(321, 323, 325)의 동작은 당업계에서 자명하므로 이에 대한 설명은 생략한다.
얼라이너(aligner; 345)는 클락신호(CLK_7)에 응답하여 디시리얼라이저(325)의 출력신호(SPB)를 9비트 데이터(AB OR ASYNC)로 변환한다. 9비트 데이터(AB)는 스큐가 보정된 데이터이다. 얼라이너(aligner; 345)의 출력신호(ASYNC)와 DC 밸런스된 동기코드(DSYNC)는 서로 일치하면 않 된다. 따라서 도 11의 엔코더(245)는 도 9의 알고리즘을 사용하여 청색 비디오신호(B[7:0])를 DC 밸런스된 청색데이터(DSB)로 엔코딩한다.
도 15는 도 13의 얼라이너의 회로도이다. 도 15를 참조하면, 얼라이너(345)는 동기 코드 검출회로(303), 제 1레이턴시 정합회로(301), 배럴 쉬프터(309), 쉬프트-양 보정회로(shift amount corrector; 305), 데이터 인에이블 신호 보정회로(307) 및 제 2레이턴시 정합회로(311)를 구비한다.
동기 코드 검출회로(303)는 디시리얼라이저(325)의 출력신호(SPB)를 수신하여 디시리얼라이저(325)의 출력신호(SPB)에 포함된 도 6에 도시된 DC 밸런스된 동기코드(DSYNC)를 검출한다. 즉, 동기 코드 검출회로(303)는 수신된 11비트(SPB)에서 도 17을 참조하여 설명되는 9비트씩 블락(예컨대 DC 밸런스된 동기코드(DSYNC)의 바운더리가 현재(SYNC), 이전(PREVIOUS) 및 다음(NEXT)인 경우)을 형성하면서 도 6에 도시된 DC 밸런스된 동기코드(DSYNC)를 검출한다.
동기 코드 검출회로(303)가 수신된 11비트(SPB)에서 DC 밸런스된 동기코드(DSYNC)를 검출하면, 동기 코드 검출회로(303)는 논리 '로우'인 데이터 인에이블 신호(DE)를 데이터 인에이블 신호 보정회로(307)로 출력한다.
또한, 동기 코드 검출회로(303)는 DC 밸런스된 동기코드(DSYNC)의 바운더리 상태, 예컨대 현재(SYNC), 이전(PREVIOUS) 및 다음(NEXT),에 따른 3비트의 바운더리 정보(SAT)를 쉬프트-양 보정회로(305)로 출력한다. DC 밸런스된 동기코드(DSYNC)의 바운더리를 나타내는 현재(SYNC), 이전(PREVIOUS) 및 다음(NEXT)의 상태는 도 17을 참조하여 상세히 설명된다.
제 1레이턴시 정합회로(301)는 제 1레이턴시 정합회로(301)의출력신호(DSPB)의 출력시간과 동기 코드 검출회로(303) 및 쉬프트-양 보정회로(305)를 통하여 출력되는 출력신호(DBI)의 출력시간을 정합(matching)시키기 위한 것으로 소정의 지연회로이다.
배럴 쉬프터(309)는 쉬프트-양 보정회로(305)의 출력신호에 응답하여 DC 밸런스된 동기코드(DSYNC)를 출력한다. 쉬프트-양 보정회로(305)는 동기 코드 검출회로(303)의 출력신호(SAT)의 오류를 정정하고, 데이터 인에이블 신호 보정회로(307) 는 데이터 인에이블 신호(DE)의 오류를 정정한다. 제 2레이턴시 정합회로(311)는 배럴 쉬프터(309)의 출력신호의 출력시간과 데이터 인에이블 신호 보정회로(307)의 출력신호의 출력시간을 정합시키기 위한 것으로 소정의 지연회로이다.
도 16은 데이터 인에이블 신호에 따른 데이터 인에이블 신호 보정회로의 출력신호를 나타내는 특성도이다. 도 15 및 도 16을 참조하면, 상태 S0 및 상태 S3은 안정된 상태를 나타내고, 상태 S0, 상태S1 및 상태 S2에서 에러 정정된 데이터 인에이블신호(EDE)는 논리 로우(Low)를 나타내고, 상태S3, 상태S4 및 상태S5에서 에러 정정된 데이터 인에이블신호(EDE)는 논리 하이(High)를 나타낸다.
예컨대, 상태 S0에서 입력되는 데이터 인에이블신호(DE)가 로우(L)이면 상태 S0은 상태 S1로 천이(transition)하고, 상태 S1에서 입력되는 데이터 인에이블신호(DE)가 로우(L)이면 상태 S1은 상태 S2로 천이한다. 또한, 상태 S2에서 입력되는 데이터 인에이블신호(DE)가 로우(L)이면 상태 S2는 상태 S3으로 천이하므로 에러 정정된 데이터 인에이블신호(EDE)는 논리 하이(High)가 된다.
즉, 데이터 인에이블 신호 보정회로(307)로 입력되는 데이터인에이블신호(DE)의 논리 값이 연속적으로 3번 입력되면, 에러 정정된 데이터 인에이블신호(EDE)의 출력신호는 변동한다.
그러나 상태 S0에서 입력되는 데이터 인에이블신호(DE)가 로우(L)이면 상태 S0은 상태 S1로 천이하고, 상태 S1에서 입력되는 데이터 인에이블신호(DE)가 로우(L)이면 상태 S1은 상태 S2로 천이하고 상태 S2에서 입력되는 데이터 인에이블신호(DE)가 하이(H)이면 상태 S2는 상태 S0으로 천이하므로 에러 정정된 데이터 인에이블신호(EDE)는 최초의 안정된 상태(S0)를 유지한다. 따라서 상기의 과정을 통하여 데이터 인에이블 신호(DE)의 오류는 정정될 수 있다.
도 17은 쉬프트 양 보정회로(305)의 특성을 나타내는 상태도이다. 도 17을 참조하면, !는 논리 부정(logical NOT)을 의미하는 베리로그 연산자(verilog operator)이다.
상태 P, 상태 S 및 상태 N은 안정된 상태를 나타내며, 쉬프트-양 보정회로(305)의 상태가 상태 P, 상태 PS1 및 상태 PS2인 경우 쉬프트-양 보정회로(305)는 100으로 구성되는 쉬프트양 제어신호(DBI)를 배럴 쉬프터(309)로 출력하고, 쉬프양 보정회로(305)의 상태가 상태 S, 상태 SP1, 상태 SP2, 상태 SN1 및 상태 SN2인 경우 쉬프트양 보정회로(305)는 010으로 구성되는 에러 정정된 쉬프트양 제어신호(DBI)를 배럴 쉬프터(309)로 출력한다.
또한, 쉬프트양 보정회로(305)의 상태가 상태 N, 상태 NS1 및 상태 NS2인 경우 쉬프트양 보정회로(305)는 001로 구성되는 에러 정정된 쉬프트양 제어신호(DBI)를 배럴 쉬프터(309)로 출력한다.
도 15 및 도 17을 참조하여, 쉬프트양 제어신호(DBI)를 출력하는 경우를 상세히 설명하면 다음과 같다. 우선 쉬프트양 보정회로(305)의 상태가 안정된 상태 S라고 가정한다.
수신된 제 1데이터의 바운더리가 이전(PREVIOUS)인 경우 동기코드 검출회로(303)는 이전(PREVIOUS)을 나타내는 바운더리 정보(SAT), 즉 100,를 쉬프트양 보정회로(305)로 출력한다, 쉬프트양 보정회로(305)는 이전(PREVIOUS)에 응답하여 상태S에서 상태 SP1로 천이한다.
계속하여, 제 1데이터에 연속하여 입력되는 제 2데이터의 바운더리가 이전(PREVIOUS)인 경우 동기코드 검출회로(303)는 이전(PREVIOUS)을 나타내는 바운더리 정보(SAT), 즉 100,를 쉬프트양 보정회로(305)로 출력한다, 쉬프트양 보정회로(305)는 이전(PREVIOUS)에 응답하여 상태SP1에서 상태 SP2로 천이한다.
계속하여, 제 2데이터에 연속하여 입력되는 제 3데이터의 바운더리가 이전(PREVIOUS)인 경우 동기코드 검출회로(303)는 이전(PREVIOUS)을 나타내는 바운더리 정보(SAT), 즉 100,를 쉬프트양 보정회로(305)로 출력한다, 쉬프트양 보정회로(305)는 이전(PREVIOUS)에 응답하여 상태SP2에서 상태 P로 천이한다.
이때 상태 P는 안정된 상태이므로 쉬프트양 보정회로(305)는 최종적으로 이전(PREVIOUS)을 나타내는 쉬프트양 제어신호(DBI), 즉 100,를 배럴 쉬프터(309)로 출력한다.
배럴 쉬프터(309)는 쉬프트양 제어신호(DBI) 즉, 100에 응답하여 제 1레이턴시 정합회로(301)의 출력신호(DSPB)중에서 바운더리가 이전(PREVIOUS)인 9비트를출력한다. 상기 9비트는 스큐가 보정된 DC밸런스된 동기코드(DSYNC)이다.
도 17을 참조하면, 동일한 상태를 갖는 바운더리 정보(SAT)가 연속하여 3번 쉬프트-양 보정회로(305)로 입력되는 경우, 상태 S는 상태 N 또는 상태 P로 전이한다. 따라서 도 17의 상태도에 따라 오류는 정정될 수 있다.
도 13 및 도 15를 참조하면, 채널 동기회로(360)는 클락신호(CLK_7)에 응답하여 얼라이너(345)의 출력신호(AB)사이의 스큐를 제거하고 스큐가 제거된 데이터를 디코더(380)로 출력한다.
디코더(385)는 얼라이너(345)의 출력신호인 DC밸런스된 동기코드(DSYNC)를 디코딩하여 컨트롤러의 출력신호들(B[7:0], VSYNC, HSYNC 및 DE)을 복원(detection, demodulation)한다.
도 18은 본 발명의 일 실시예에 따른 신호 전송 시스템의 입/출력 파형을 나타내는 타이밍 다이어그램이다. 도 18에 도시된 비트는 16진수를 의미하므로 별도의 첨자는 사용하지 않는다.
도 6, 도 11, 도 13 및 도 18을 참조하면 수직동기 신호(HSYNC)가 0이고 수평동기신호(VSYNC)가 1인 경우 DC밸런스된 동기코드(DSYNC)는 18b가 된다. 또한, 수직동기 신호(HSYNC)가 1이고 수평동기신호(VSYNC)가 1인 경우 DC밸런스된 동기코드(DSYNC)는 1a3이 된다.
도 9의 플로우 챠트를 참조하여 도 18을 상세히 설명한다. 청색 비디오 신호(B[7:0])가 00이면, 00의 DC밸런스된 데이터(DSB)는 000이 되고, 청색 비디오 신호(B[7:0])가 01인 경우, 01의 DC 밸런스된 데이터(DSB)는 1fe로 된다.
그리고 청색 비디오 신호(B[7:0])가 0f인 경우, 0f의 DC밸런스된 데이터(DSB)는 1f0으로 된다.
도 13의 디시리얼라이저(325)는 직전 데이터의 LSB, 현재 시리얼 데이터 스트림과 다음 데이터의 MSB로 구성되는 11비트의 병렬 데이터를 발생한다. 예컨대 디시리얼라이저(325)의 11비트 출력신호(746)는 데이터(18b)의 LSB, 현재의 데이터(1a3)와 다음 데이터(000)의 MSB로 구성된다.
계속하여 디시리얼라이저(325)의 11비트의 데이터(401)는 직전 데이터(1a3)의 LSB, 현재의 데이터(000)와 다음 데이터(1fe)의 MSB로 구성된다. 또한, 디시리얼라이저(325)의 11 비트의 데이터(3fd)는 직전 데이터(000)의 LSB, 현재의 데이터(1fe)와 다음 데이터(1fd)의 MSB로 구성된다.
도 15의 얼라이너(345)는 디시리얼라이저(325)의 출력신호(PB)에 응답하여 (+)1 비트 또는 (-)1 비트의 스큐를 보정하여 최종적으로 9비트의 데이터(B[7:0])를 채널 동기회로(360)로 출력한다. 결국 디코더(385)는 채널 동기회로(360)의 출력신호에 응답하여 엔코딩된 8비트의 청색 비디오 신호(B[7:0])를 복원(demodulation)한다.
디코더(385)는 복조된 수평동기 신호(HSYNC'), 복조된 수직동기 신호(VSYNC') 및 복조된 데이터 인에이블 신호(DE')를 출력한다.
즉, 디코더(385)는 엔코더(245)에서 사용한 알고리즘을 사용하여 디코더(385)로 입력되는 9비트 데이터의 MSB에 따라 컨트롤러(2)의 출력신호를 복원한다. 따라서 본 발명의 일 실시예에 따른 알로리즘을 사용하여 하나의 채널을통하여 DC 밸런스된 데이터와 DC 밸런스된 동기코드를 전송하는 신호 전송 시스템 및 신호 전송방법에서는 수신회로(300)에서 DC 밸런스된 데이터와 DC 밸런스된 동기코드가 동일한 경우는 발생되지 않는다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 비디오 신호 전송 시스템은 DC 밸런스된 데이터와 DC 밸런스된 동기코드를 하나의 채널을 통하여 전송하는 경우라도, 본 발명의 일실시예에 따른 엔코딩 알고리즘을 사용하면 수신회로에서 DC 밸런스된 데이터와 DC 밸런스된 동기코드는 일치하지 않으므로 비디오 신호 전송 시스템의 데이터 레이트를 감소시키는 장점이 있다.

Claims (19)

  1. 비디오 신호를 DC 밸런스된 제 1데이터로 엔코딩하고, 제 1제어신호들의 논리상태에 상응하여 발생된 소정의 동기신호를 DC 밸런스된 제 2데이터로 엔코딩하는 단계;
    상기 제 1데이터를 제 1시리얼 데이터 스트림으로 변환하여 제 1채널을 통하여 전송하고, 상기 제 2데이터를 제 2시리얼 데이터 스트림으로 변환하여 상기 제 1채널을 통하여 전송하는 단계;
    상기 제 1채널을 통하여 각각 수신된 상기 제 1시리얼 데이터 스트림과 상기 제 2데이터 스트림의 스큐를 보정하여 제 3데이터 및 제 4데이터를 각각 검출하는 단계를 구비하며,
    상기 제 2데이터와 상기 제 3데이터가 일치하지 않도록 상기 제 1데이터를 엔코딩하여 전송하는 비디오 신호 전송방법.
  2. 제 1항에 있어서, 상기 제 1시리얼 데이터 스트림은 제 2제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고,
    상기 제 2시리얼 데이터 스트림은 상기 제 2제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송되는 것을 특징으로 하는 비디오 신호 전송방법.
  3. 제 1항에 있어서, 상기 비디오 신호와 상기 소정의 동기신호는 N(N은 자연수)비트를 구비하며,
    상기 제 1내지 제 4데이터는 (N+M(M은 자연수))비트를 구비하는 것을 특징으로 하는 비디오 신호 전송방법.
  4. 제 2항에 있어서, 비디오 신호 전송방법은
    상기 제 3데이터 및 제 4데이터를 각각 디코딩하여 상기 제 1데이터, 상기제 2데이터, 제 1제어신호들 및 상기 제 2제어 신호를 검출하는 단계를 더 구비하는 것을 특징으로 하는 비디오 신호 전송방법.
  5. 제 4항에 있어서, 상기 제 3데이터가 검출되는 경우 상기 제 2제어신호는 활성화되고,
    상기 제 4데이터가 검출되는 경우 제 2제어신호는 비활성화되는 것을 특징으로 하는 비디오 신호 전송방법.
  6. 다수개의 제 1데이터와 다수개의 제 2데이터를 각각 연속적인 시리얼 데이터 스트림으로 변환하여 제 1채널을 통하여 전송하는 단계; 및
    상기 제 1채널을 통하여 수신된 상기 각각의 시리얼 데이터 스트림의 스큐를 보정하여 제 3데이터를 검출하는 단계를 구비하며,
    상기 제 3데이터와 상기 다수개의 제 2데이터 각각이 일치하지 않도록 상기 다수개의 제 1데이터 각각을 변환하여 전송하는 데이터 전송방법.
  7. 제 6항에 있어서, 상기 제 1데이터는 제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고,
    상기 제 2데이터는 상기 제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송되며,
    상기 제 1내지 제 3데이터는 (N+M(N 및 M은 자연수))비트로 구성되는 것을특징으로 하는 데이터 전송방법.
  8. 제 7항에 있어서, 비디오 신호 전송방법은
    상기 제 3데이터를 각각 디코딩하여 상기 각각의 제 1데이터, 상기 각각의 제 2데이터 및 제어신호를 검출하는 단계를 더 구비하는 것을 특징으로 하는 데이터 전송방법.
  9. 제 8항에 있어서, 상기 제 3데이터와 상기 다수개의 제 1데이터 각각이 일치되는 경우 상기 제어신호는 활성화상태를 유지하고,
    상기 제 3데이터와 상기 다수개의 제 2데이터 각각이 일치되는 경우 상기 제어신호는 비활성화상태를 유지하는 것을 특징으로 하는 데이터 전송방법.
  10. 각각의 R/G/B 비디오 신호를 각각의 DC 밸런스된 R/G/B 비디오 신호로 엔코딩하고, 데이터 인에이블 신호가 활성화되는 경우 상기 각각의 DC 밸런스된 R/G/B 비디오 신호를 상기 각각의 R/G/B 채널을 통하여 전송하는 제 1전송단계;
    제어 신호들에 상응하는 소정의 동기코드를 DC밸런스된 동기코드로 변환하고, 상기 데이터 인에이블 신호가 비활성화되는 경우 상기 DC 밸런스된 동기코드를 상기 R/G/B 채널의 적어도 하나를 통하여 전송하는 제 2전송단계; 및
    상기 각각의 DC 밸런스된 R/G/B 비디오 신호와 DC 밸런스된 동기코드를 수신하여 상기 각각의 DC 밸런스된 R/G/B 비디오 신호의 스큐를 보정하고 스큐 보정된R/G/B 비디오 신호를 출력하는 보정단계; 및
    상기 보정단계의 상기 스큐 보정된 R/G/B 비디오 신호와 상기 DC 밸런스된 동기코드가 일치하지 않도록 상기 각각의 DC 밸런스된 R/G/B 비디오 신호를 엔코딩하는 비디오신호 전송방법.
  11. 비디오 신호를 DC 밸런스된 제 1데이터로 엔코딩하고, 제 1제어신호들의 논리상태에 상응하여 발생된 소정의 동기신호를 DC 밸런스된 제 2데이터로 엔코딩하는 엔코딩회로;
    상기 제 1데이터를 제 1시리얼 데이터 스트림으로 변환하고 상기 제 2데이터를 제 2시리얼 데이터 스트림으로 변환하는 변환회로;
    상기 제 1시리얼 데이터 스트림 및 상기 제 2시리얼 데이터 스트림을 전송하는 제 1채널;
    상기 제 1채널을 통하여 수신된 상기 제 1시리얼 데이터 스트림 및 제 2데이터 스트림의 스큐를 보정하여 제 3데이터 및 제 4데이터를 각각 검출하는 검출회로를 구비하며,
    상기 엔코딩회로는 상기 제 2데이터와 상기 제 3데이터가 일치하지 않도록 상기 제 1데이터를 엔코딩하는 것을 특징으로 하는 비디오 신호 전송시스템.
  12. 제 11항에 있어서, 상기 제 1시리얼 데이터 스트림은 제 2제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고,
    상기 제 2시리얼 데이터 스트림은 상기 제 2제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송되는 것을 특징으로 하는 비디오 신호 전송시스템.
  13. 제 12항에 있어서, 상기 비디오 신호 전송시스템은,
    상기 제 3데이터 및 제 4데이터를 각각 디코딩하여 상기 제 1데이터, 상기 제 2데이터, 제 1제어신호들 및 상기 제 2제어 신호를 검출하는 디코딩 회로를 더 구비하는 것을 특징으로 하는 비디오 신호 전송시스템.
  14. 제 13항에 있어서, 상기 제 3데이터가 검출되는 경우 상기 제 2제어신호는 활성화되고,
    상기 제 4데이터가 검출되는 경우 제 2제어신호는 비활성화되는 것을 특징으로 하는 비디오 신호 전송시스템.
  15. 제 11항에 있어서, 상기 비디오 신호와 상기 소정의 동기신호는 N(N은 자연수)비트를 구비하며,
    상기 제 1내지 제 4데이터는 (N+M(M은 자연수))비트를 구비하는 것을 특징으로 하는 비디오 신호 전송시스템.
  16. 다수개의 제 1데이터와 다수개의 제 2데이터를 각각을 시리얼 데이터 스트림으로 변환하는 변환회로;
    상기 각각의 시리얼 데이터 스트림을 전송하는 제 1채널;
    상기 제 1채널을 통하여 수신된 상기 각각의 시리얼 데이터 스트림의 스큐를 보정하여 제 3데이터를 검출하는 제 1검출회로를 구비하며,
    상기 변환회로는 상기 제 3데이터와 상기 다수개의 제 2데이터 각각이 일치하지 않도록 상기 다수개의 제 1데이터 각각을 변환하여 전송하는 것을 특징으로 하는 데이터 전송시스템.
  17. 제 16항에 있어서, 상기 제 1데이터 각각은 제어신호의 활성화에 응답하여 상기 제 1채널을 통하여 전송되고,
    상기 제 2데이터 각각은 상기 제어신호의 비활성화에 응답하여 상기 제 1채널을 통하여 전송되며,
    상기 제 1내지 제 3데이터 각각은 (N+M(N 및 M은 자연수))비트로 구성되는 것을 특징으로 하는 데이터 전송시스템.
  18. 제 16항에 있어서, 상기 데이터 전송시스템은,
    상기 제 3데이터를 각각 디코딩하여 상기 각각의 제 1데이터, 상기 각각의 제 2데이터 및 제어신호를 검출하는 제 2검출회로를 더 구비하는 것을 특징으로 하는 데이터 전송시스템.
  19. 제 18항에 있어서, 상기 제 3데이터와 상기 다수개의 제 1데이터 각각이 일치되는 경우 상기 제어신호는 활성화상태를 유지하고,
    상기 제 3데이터와 상기 다수개의 제 2데이터 각각이 일치되는 경우 상기 제어신호는 비활성화상태를 유지하는 것을 특징으로 하는 데이터 전송시스템.
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