KR20180065119A - 데이터 통신을 위한 수신기 - Google Patents

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Abstract

본 발명은 MIPI(Mobile Industry Processor Interface) 표준에서의 데이터 통신을 위한 수신기를 제공한다. 상기 데이터 통신을 위한 수신기는 제1 내지 제3 입력 신호를 수신하고, 상기 제1 및 제2, 상기 제2 및 제3, 상기 제3 및 제1 입력 신호를 각각 차동으로 비교한 제1 내지 제3 비교 신호를 제공하는 입력 버퍼; 상기 제1 내지 제3 비교 신호를 미리 설정된 변환비로 병렬화한 제1 내지 제3 신호를 제공하는 직병렬 변환기; 상기 제1 내지 제3 신호 중 마지막 번째의 제1 내지 제3 신호를 미리 설정된 시간만큼 지연시켜 출력하는 디-플립플롭; 및 상기 직병렬 변환기로부터 제공되는 상기 제1 내지 제3 신호와 상기 디-플립플롭으로부터 제공되는 지연된 상기 마지막 번째의 제1 내지 제3 신호를 수신하고, 미리 설정된 상태도(state diagram)에 기초하여 상기 제1 내지 제3 신호의 현재 상태와 이전 상태의 변화에 대응하는 제1 내지 제3 심볼 신호를 디코딩하는 심볼 디코더;를 포함한다.

Description

데이터 통신을 위한 수신기{RECEIVER FOR DATA COMMUNICATION}
본 발명은 데이터 통신 기술에 관한 것으로, 더 상세하게는 MIPI(Mobile Industry Processor Interface) 표준에서의 데이터 통신을 위한 수신기에 관한 것이다.
모바일 기기는 현재 성능이 빠른 속도로 향상되고 있으며, 다양한 기능과 성능을 가지는 디바이스들과 결합되어 있다. 특히 스마트폰은 현재 제품의 위치가 폰의 기능이 확장된 제품이라기 보다는 휴대용 컴퓨터에 폰의 기능이 추가된 제품이라고 보아야 할 정도로 통화 이외의 기능이 비약적으로 강화되었다. 그로 인하여 주변 디바이스들 간의 호환성이 무엇보다 중요하게 되었다.
MIPI(Mobile Industry Processor Interface)는 모바일 기기를 구성하는 디바이스들 간의 표준화된 인터페이스를 규정하고 있다. 이러한 MIPI는 물리 계층(Physical Layer)과 프로토콜 계층(Protocol Layer)로 나누어 질 수 있으며, 물리 계층으로 C-PHY, D-PHY, M-PHY 등이 있다. C-PHY는 디바이스들 간에 데이터를 송수신하기 위해 세 개의 와이어를 이용한다.
C-PHY 수신기는 심볼 디코더(symbol decoder)와 디-맵퍼(de-mapper)를 포함하며, 심볼 디코더와 디-맵퍼는 어떤 입력에 대한 출력이 미리 정해진 테이블을 따르기 때문에 풀-레이트(Full-rate) 동작이 어려워 풀-커스텀(full-custom) 설계가 힘들고 비효율적이다. 따라서, 베릴로그(Verilog)로 코딩하여 합성해서 설계하는 세미-커스텀(Semi-custom) 설계가 요구되고 있다.
미국등록번호 US 9,148,198(2015.10.29) 미국공개번호 US 2016-0226734(2016.08.04)
본 발명이 해결하고자 하는 기술적 과제는 세미-커스텀(Semi-custom) 설계를 가능하게 하는 데이터 통신을 위한 수신기를 제공하는데 있다.
본 발명의 실시예에 따른 데이터 통신을 위한 수신기는, 제1 내지 제3 입력 신호를 수신하고, 상기 제1 및 제2, 상기 제2 및 제3, 상기 제3 및 제1 입력 신호를 각각 차동으로 비교한 제1 내지 제3 비교 신호를 제공하는 입력 버퍼; 상기 제1 내지 제3 비교 신호를 미리 설정된 변환비로 병렬화한 제1 내지 제3 신호를 제공하는 직병렬 변환기; 상기 제1 내지 제3 신호 중 마지막 번째의 제1 내지 제3 신호를 미리 설정된 시간만큼 지연시켜 출력하는 디-플립플롭; 및 상기 직병렬 변환기로부터 제공되는 상기 제1 내지 제3 신호와 상기 디-플립플롭으로부터 제공되는 지연된 상기 마지막 번째의 제1 내지 제3 신호를 수신하고, 미리 설정된 상태도(state diagram)에 기초하여 상기 제1 내지 제3 신호의 현재 상태와 이전 상태의 변화에 대응하는 제1 내지 제3 심볼 신호를 디코딩하는 심볼 디코더;를 포함한다.
본 실시예에서, 상기 입력 버퍼 및 상기 직병렬 변환기는 풀-레이트(full-rate)로 구동하고, 상기 디-플립플롭 및 상기 심볼 디코더는 상기 풀-레이트(full-rate)를 상기 미리 설정된 변환비로 나눈 속도로 구동하도록 설정된다.
본 실시예에서, 상기 심볼 디코더는 상기 제1 내지 제3 심볼 신호를 상기 미리 설정된 시간을 주기로 디코딩한다.
본 실시예에서, 상기 미리 설정된 시간은 송신기에 의해 인코딩된 연속적인 심볼들의 각 길이에 대응한다.
본 실시예에서, 상기 심볼 디코더는 상기 직병렬 변환기의 변환비에 대응하는 개수로 설정된다.
본 실시예에서, 미리 설정된 테이블에 기초하여 상기 제1 내지 제3 심볼 신호에 대응하는 데이터 신호를 생성하는 디-맵퍼;를 더 포함하고, 상기 디-맵퍼는 풀-레이트를 상기 미리 설정된 변환비로 나눈 속도로 구동하도록 설정된다.
본 실시예에서, 상기 제1 내지 제3 비교 신호의 천이에 대응하여 클럭 신호를 복원하는 클럭 복원부;를 더 포함하고, 상기 직병렬 변환기는 복원된 상기 클럭 신호에 대응하여 상기 제1 내지 제3 비교 신호를 병렬화한 상기 제1 내지 제3 신호를 상기 심볼 디코더에 제공하고, 상기 디-플립플롭은 복원된 상기 클럭 신호에 대응하여 상기 제1 내지 제3 비교신호를 상기 미리 설정된 시간만큼 지연시켜 상기 심볼 디코더에 제공한다.
본 실시예에서, 상기 제1 내지 제3 비교 신호의 천이는 상기 송신기에 의해 인코딩된 심볼들 간의 경계에 대응한다.
본 발명의 실시예에 따른 데이터 통신을 위한 수신기는, 송신기와 커플링된 제1 내지 제3 와이어에 대응하는 제1 내지 제3 입력 신호를 각각 차동으로 비교하고, 제1 내지 제3 비교 신호를 제공하는 입력 버퍼; 상기 제1 내지 제3 비교 신호의 천이에 대응하여 클럭 신호를 복원하는 클럭 복원부; 상기 제1 내지 제3 비교 신호를 상기 클럭 신호에 대응하여 미리 설정된 변환비로 병렬화한 제1 내지 제3 신호를 제공하는 직병렬 변환기; 상기 제1 내지 제3 신호 중 마지막 번째의 제1 내지 제3 신호를 상기 클럭 신호에 대응하여 미리 설정된 시간만큼 지연시켜 출력하는 디-플립플롭; 및 상기 직병렬 변환기로부터 제공되는 상기 제1 내지 제3 신호와 상기 디-플립플롭으로부터 제공되는 지연된 상기 마지막 번째의 제1 내지 제3 신호를 수신하고, 미리 설정된 상태도(state diagram)에 기초하여 상기 제1 내지 제3 신호의 현재 상태와 이전 상태의 변화에 대응하는 제1 내지 제3 심볼 신호를 디코딩하는 심볼 디코더;를 포함한다.
본 실시예에서, 상기 입력 버퍼, 상기 클럭 복원부 및 상기 직병렬 변환기는 풀-레이트(full-rate)로 구동하고, 상기 디-플립플롭 및 상기 심볼 디코더는 상기 풀-레이트(full-rate)를 상기 미리 설정된 변환비로 나눈 속도로 구동하도록 설정된다.
본 실시예에서, 상기 심볼 디코더는 상기 직병렬 변환기의 상기 변환비에 대응하는 개수로 설정된다.
본 실시예에서, 상기 제1 내지 제3 비교 신호의 천이는 상기 송신기에 의해 인코딩된 심볼들 간의 경계에 대응한다.
본 실시예에서, 상기 심볼 디코더는 상기 제1 내지 제3 심볼 신호를 상기 미리 설정된 시간을 주기로 디코딩한다.
본 실시예에서, 상기 미리 설정된 시간은 상기 송신기에 의해 인코딩된 연속적인 심볼들의 각 길이에 대응한다.
본 실시예에서, 미리 설정된 테이블에 기초하여 상기 제1 내지 제3 심볼 신호에 대응하는 데이터 신호를 생성하는 디-맵퍼;를 더 포함한다.
본 발명의 실시예에 따르면, 베릴로그(Verilog)로 코딩하고 합성하여 설계되는 심볼 디코더(symbol decoder)와 디-맵퍼(de-mapper)가 낮은 속도로 동작하므로, 세미-커스텀(Semi-custom) 설계를 가능하게 한다.
또한, 본 발명의 실시예는 세미-커스텀 설계를 가능하게 하므로 파워소모와 회로 복잡성을 감소시킬 수 있으며, 속도 제한을 크게 낮출 수 있다.
또한, 본 발명의 실시예는 데이터 통신 기술의 발달로 풀-레이트(Full-rate) 속도가 더 올라가는 경우에도 유용하게 적용시킬 수 있다.
도 1은 MIPI(Mobile Industry Processor Interface)의 물리계층 C-PHY 구조를 도시한 블럭도이다.
도 2는 본 발명의 실시예에 따른 물리계층 C-PHY에서의 데이터 통신을 위한 수신기의 블럭도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 MIPI(Mobile Industry Processor Interface)의 물리계층 C-PHY 구조를 도시한 블럭도이다.
도 1을 참고하면, MIPI의 물리계층 C-PHY는 3개의 와이어들(152, 154, 156)로 이루어진 통신 링크(150)를 통하여 데이터 및 제어 정보를 송수신한다. 일례로, MIPI의 C-PHY는 모바일 기기에서 카메라와 디스플레이 등을 지원하는 디바이스들과 애플리케이션 프로세서 간에 3개의 와이어들(152, 154, 156)을 통해 데이터 및 제어 정보를 송수신하는 물리계층 인터페이스를 규정한다.
3개의 와이어들(152, 154, 156)은 고속 디지털 인터페이스에서 인코딩된 3개의 위상과 극성을 가지는 데이터(이하, 3-위상 극성 데이터라 함)를 전송하도록 구성될 수 있다. 즉, 각 와이어들(152, 154, 156)은 3개의 위상과 2개의 극성 조합으로 6개의 가능한 신호 상태를 나타낼 수 있다.
송신기(100)는 3-위상 극성 데이터를 인코딩한 심볼들을 생성하고 이를 와이어들(152, 154, 156)을 통해 수신기(200)로 전송하고, 수신기(200)는 송신기(100)에 의해 인코딩된 심볼들을 디코딩한다.
송신기(100)는 와이어들(152, 154, 156) 각각에 대해 정의된 신호 상태를 미 구동 상태, 포지티브 구동 상태 및 네거티브 구동 상태로 전송할 수 있다. 일례로, 포지티브 구동 상태 및 네거티브 구동 상태는 와이어들(152, 154, 156) 중 2 개 간에 전압 차분을 제공함으로써 실현될 수 있고, 미 구동 상태는 하이-임피던스 모드에 와이어들의 출력을 배치함으로써 실현될 수 있다.
여기서, 3-와이어, 3-위상 극성 데이터 인코딩 스킴에 대해 정의된 신호 상태는 {+1, 0, -1}을 이용하여 표시될 수도 있다. 일례로, 3 개의 상태 {+1, 0, -1} 는 3 개의 전압 레벨 +V, 0, -V, 또는 3 개의 전압 레벨 +V, +V/2, 0, 또는 3 개의 전류 I, 0, -I를 의미할 수 있다.
수신기(200)는 와이어들(152, 154, 156)을 통해서 수신된 신호들로부터 심볼들의 시컨스를 추출한다. 일례로, 와이어들(152, 154, 156) 상에서 수신된 신호들의 위상 회전과 극성의 조합으로 나타낼 수 있는 신호 상태에 기초하여 심볼들을 디코딩하고, 디코딩된 심볼들에 기초하여 모바일 기기의 주변 디바이스에 제공할 데이터 신호를 생성한다. 이러한 수신기(200)의 내부 구성은 다음과 같다.
도 2는 본 발명의 실시예에 따른 C-PHY에서의 데이터 통신을 위한 수신기(200)의 블럭도이다.
도 2를 참고하면, 본 발명의 실시예에 따른 수신기(200)는 입력 버퍼(212, 214, 216), 직병렬 변환기(222, 224, 226), 디-플립플롭(230), 심볼 디코더(Symbol Decoder, 240), 디-맵퍼(De-mapper, 250), 클럭 복원 회로(260) 및 주파수 분배기(270)를 포함한다.
수신기(200)의 중요 회로인 심볼 디코더(240)와 디-맵퍼(250)는 어떤 입력에 대한 출력이 미리 정해진 상태도(state diagram)을 따르기 때문에 풀-커스텀(Full-custom) 설계가 힘들며 비효율적이다. 따라서 심볼 디코더(240)와 디-맵퍼(250)는 베릴로그(Verilog)로 코딩하고 합성해서 설계하는 세미-커스텀(Semi-custom) 설계가 요구된다. 세미-커스텀 설계는 풀-커스텀 설계에 비해 동작 속도가 낮다. 본 발명은 세미-커스텀(Semi-custom) 설계를 가능하게 하는 심볼 디코더(240)를 가지는 수신기(200)를 제공하고자 한다.
이를 해결하기 위해 본 실시예는 직병렬 변환기(222, 224, 226) 뒤에 심볼 디코더(240)를 배치시킴으로써 7개의 심볼 디코더(240)를 사용하는 대신 동작속도를 7배 낮추었다.
본 발명의 실시예에 따른 수신기(200)의 구조를 보다 구체적으로 설명하면 다음과 같다.
세 개의 와이어들(152, 154, 156)에 대응하는 제1 내지 제3 입력 버퍼(212, 214, 216)는 송신기(100)로부터 제공되는 제1 내지 제3 입력 신호(A, B, C)를 수신하고, 제1 내지 제3 비교 신호(AB, BC, CA)를 출력한다. 여기서, 제1 입력 버퍼(212)는 제1 입력 신호(A)와 제2 입력 신호(B)를 차동으로 비교한 제1 비교 신호(AB)를 직병렬 변환기(222)에 제공하고, 제2 입력 버퍼(214)는 제2 입력 신호(B)와 제3 입력 신호(C)를 차동으로 비교한 제2 비교 신호(BC)를 직병렬 변환기(224)에 제공하며, 제3 입력 버퍼(216)는 제3 입력 신호(C)와 제1 입력 신호(A)를 차동으로 비교한 제3 비교 신호(CA)를 직병렬 변환기(226)에 제공한다.
일례로, 와이어들(152, 154, 156)의 신호 상태가 A = +1, B = -1 및 C = 0 인 경우, 제1 비교 신호(AB)는 제1 및 제2 입력 신호의 차감(A-B)에 의해 +2, 제2 비교 신호(BC)는 제2 및 제3 입력 신호의 차감(B-C)에 의해 -1, 및 제3 비교 신호(CA)는 제3 및 제1 입력 신호의 차감(C??A)에 의해 +1이 산출된다. 이와 같이 제1 내지 제3 입력 버퍼(212, 214, 216)에 의해 제1 내지 제3 비교 신호(AB, BC, CA)로 5 개의 가능한 레벨들 -2, -1, 0, +1 및 +2 이 산출될 수 있다.
그리고, 제1 내지 제3 입력 버퍼(212, 214, 216)는 제1 내지 제3 비교 신호(AB, BC, CA)를 직병렬 변환기(222, 224, 226)뿐만 아니라 클럭 복원 회로(260)에도 제공한다.
클럭 복원 회로(260)는 제1 내지 제3 비교 신호(AB, BC, CA)의 천이에 기초하여 클럭 신호를 복원한다. 이러한 클럭 복원 회로(260)에는 제1 내지 제3 비교 신호(AB, BC, CA)의 천이를 검출하기 위한 신호 상태 변화 검출 회로(도시되지 않음) 및 로직 회로(도시되지 않음)가 포함될 수 있다. 주파수 분배기(270)는 클럭 복원 회로(260)에 의해 복원된 클럭 신호를 분배하고, 분배 클럭 신호를 심볼 디코더(240)와 디-맵퍼(250)에 제공한다. 여기서, 제1 내지 제3 비교 신호(AB, BC, CA)의 천이는 송신기(100)에 의해 인코딩된 연속적인 심볼들 간의 경계에 대응하는 것으로 이해될 수 있다.
직병렬 변환기(222, 224, 226)는 대응하는 입력 버퍼(212, 214, 216)의 제1 내지 제3 비교 신호(AB, BC, CA)를 병렬화한 제1 내지 제3 신호(RX_AB[0:6], RX_BC[0:6], RX_CA[0:6])를 디-플립플롭(230) 및 심볼 디코더(240)에 제공한다. 일례로, 직병렬 변환기(222, 224, 226)는 시컨스로 입력되는 제1 내지 제3 비교 신호(AB, BC, CA)를 클럭 복원 회로(260)에 의해 복원된 클럭 신호에 동기시켜 1:7로 병렬화한 제1 내지 제3 신호(RX_AB[0:6], RX_BC[0:6], RX_CA[0:6])를 출력하는 것으로 구성할 수 있다.
디-플립플롭(230)은 제1 내지 제3 신호(RX_AB[0:6], RX_BC[0:6], RX_CA[0:6]) 중 마지막 번째의 제1 내지 제3 신호(RX_AB[6], RX_BC[6], RX_CA[6])를 미리 설정된 시간만큼 복원된 클럭 신호에 응답하여 지연시키고, 지연된 제1 내지 제3 신호(P_RX_AB, P_RX_BC, P_RX_CA)를 심볼 디코더(240)에 제공한다. 일례로, 디-플립플롭(230)은 직병렬 변환기(222, 224, 226)의 뒷 단에 위치하므로 고속의 플립플롭을 사용할 필요가 없으며, 직병렬 변환기(222, 224, 226)가 이전 데이터를 만드는 역할을 수행하므로 제1 내지 제3 신호(RX_AB[0], RX_BC[0], RX_CA[0])의 이전 데이터를 만들기 위한 3 개의 플립플롭으로 구성될 수 있다. 여기서, 미리 설정된 시간은 송신기(100)에 의해 인코딩된 연속적인 심볼들의 각 길이에 대응하는 것으로 이해될 수 있으며, 3개의 디-플립플롭으로부터 출력되는 지연된 제1 내지 제3 신호(P_RX_AB, P_RX_BC, P_RX_CA)는 제1 내지 제3 신호(RX_AB[0], RX_BC[0], RX_CA[0])의 이전 데이터로 이해될 수 있다.
심볼 디코더(240)는 직병렬 변환기(222, 224, 226)로부터 제공되는 제1 내지 제3 신호(RX_AB[0:6], RX_BC[0:6], RX_CA[0:6])와 디-플립플롭(230)으로부터 제공되는 제1 내지 제3 신호(P_RX_AB, P_RX_BC, P_RX_CA)를 수신하고, 미리 설정된 상태도(state diagram)에 기초하여 상기 제1 내지 제3 신호의 현재 상태와 이전 상태의 변화에 대응하는 제1 내지 제3 심볼 신호(FLIP[0:6], ROTATION[0:6], POLARITY[0:6])를 생성한다. 심볼 디코더(240)는 1:7의 직별렬 변환기(222, 224, 226)를 적용한 경우 7개로 구성될 수 있다. 여기서, 제1 내지 제3 신호(RX_AB[0], RX_BC[0], RX_CA[0])는 제1 내지 제3 신호(RX_AB[1], RX_BC[1], RX_CA[1])의 이전 데이터이고, 제1 내지 제3 신호(RX_AB[1], RX_BC[1], RX_CA[1])는 제1 내지 제3 신호(RX_AB[2], RX_BC[2], RX_CA[2])의 이전 데이터이며, 디-플립플롭(230)을 통과한 제1 내지 제3 신호(P_RX_AB, P_RX_BC, P_RX_CA)는 제1 내지 제3 신호(RX_AB[0], RX_BC[0], RX_CA[0])의 이전 데이터로 이해될 수 있다.
이와 같이, 심볼 디코더(240)는 와이어들(152, 154, 156)의 현재 상태와 이전상태를 비교하고, 미리 설정된 상태도(state diagram)에 기초하여 그 비교 결과에 대응하는 제1 내지 제3 심볼 신호(FLIP[0:6], ROTATION[0:6], POLARITY[0:6])를 디코딩한다. 여기서, 제1 내지 제3 심볼 신호(FLIP[0:6], ROTATION[0:6], POLARITY[0:6])는 송신기(100)에 의해 인코딩된 연속적인 위상, 회전 및 극성을 나타내는 것으로 이해될 수 있다. 심볼 디코더(240)는 1:7의 직병렬 변환기(222, 224, 226)의 뒷 단에 위치하므로, 7개가 요구되지만 7배의 낮아진 속도로 동작할 수 있다. 따라서, 심볼 디코더(240)는 베릴로그(Verilog)를 통한 세미-커스텀(Semi-custom)으로 설계될 수 있다.
이와 같이 본 발명의 실시예에 따른 수신기(200)는 심볼 디코더(240)의 동작 속도를 낮출 수 있으므로, 심볼 디코더(symbol decoder)의 세미-커스텀 설계를 가능하게 하고, 파워소모와 회로 복잡성을 감소시킬 수 있으며, 속도 제한을 크게 낮출 수 있다.
디-맵퍼(250)는 미리 설정된 테이블에 기초하여 제1 내지 제3 심볼 신호(FLIP[0:6], ROTATION[0:6], POLARITY[0:6])에 대응하는 데이터 신호(DATA)로 생성한다. 일례로, 디-맵퍼(250)는 21개의 제1 내지 제3 심볼 신호(FLIP[0:6], ROTATION[0:6], POLARITY[0:6])을 수신하고, 미리 설정된 테이블을 통해서 제1 내지 제3 심볼 신호(FLIP[0:6], ROTATION[0:6], POLARITY[0:6])에 대응하는 16비트의 데이터 신호(DATA)를 생성한다. 여기서, 데이터 신호(DATA)는 모바일 기기의 디스플레이 디바이스 또는 카메라 디바이스 등에 제공될 수 있다.
이와 같이 본 실시예에 따른 수신기(200)는 입력 버퍼(212, 214, 216) 및 직병렬 변환기(222, 224, 226)는 풀-레이트(full-rate)로 구동하고, 디-플립플롭(230), 심볼 디코더(240) 및 디-맵퍼(250)는 직병렬 변환기(222, 224, 226)의 직병렬 변환비만큼 낮아진 속도로 구동될 수 있으므로, 베릴로그(Verilog)를 통한 세미-커스텀으로 심볼 디코더(240) 및 디-맵퍼(250)의 설계를 가능하게 한다.
일례로, 풀-레이트(Full-rate)로 동작하는 속도가 2.5Gbps인 경우 1:7 직병렬 변환기(222, 224, 226)를 통과한 신호는 2.5Gbps보다 7배 느린 속도로 처리되기 때문에 심볼 디코더(240) 및 디-맵퍼(250)는 최대 2.5Gbps/7 = 357.14Mbps의 속도로 동작하게 된다. 이처럼 본 실시예의 수신기(200)의 구조는 베릴로그로 코딩하고 합성하여 설계되는 심볼 디코더(240)와 디-맵퍼(250)가 낮은 속도로 동작이 가능하도록 지원한다.
상술한 바와 같이, 본 실시예에 따르면 베릴로그(Verilog)로 코딩하고 합성하여 설계되는 심볼 디코더(240)와 디-맵퍼(250)가 낮은 속도로 동작하므로, 세미-커스텀(Semi-custom) 설계를 가능하게 한다.
또한, 본 발명의 실시예는 세미-커스텀 설계를 가능하게 하므로 파워소모와 회로 복잡성을 감소시킬 수 있으며, 속도 제한을 크게 낮출 수 있다.
또한, 본 발명의 실시예는 데이터 통신 기술의 발달로 풀-레이트 속도가 더 올라가는 경우에도 유용하게 적용시킬 수 있다.
한편, 본 발명의 실시예에 따른 수신기는 MIPI의 C-PHY에 따라 3개의 와이어를 통해서 3-위상과 극성을 가지는 데이터를 수신하는 것을 예시하고 있으나, 다중 와이어를 통해서 다중-위상과 극성을 가지는 데이터를 수신하도록 구성할 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
212, 214, 216: 입력 버퍼 222, 224, 226: 직병렬 변환기
230: 디-플립플롭 240: 심볼 디코더
250: 디-맵퍼 260: 클럭 복원 회로
270: 주파수 분배기

Claims (15)

  1. 제1 내지 제3 입력 신호를 수신하고, 상기 제1 및 제2, 상기 제2 및 제3, 상기 제3 및 제1 입력 신호를 각각 차동으로 비교한 제1 내지 제3 비교 신호를 제공하는 입력 버퍼;
    상기 제1 내지 제3 비교 신호를 미리 설정된 변환비로 병렬화한 제1 내지 제3 신호를 제공하는 직병렬 변환기;
    상기 제1 내지 제3 신호 중 마지막 번째의 제1 내지 제3 신호를 미리 설정된 시간만큼 지연시켜 출력하는 디-플립플롭; 및
    상기 직병렬 변환기로부터 제공되는 상기 제1 내지 제3 신호와 상기 디-플립플롭으로부터 제공되는 지연된 상기 마지막 번째의 제1 내지 제3 신호를 수신하고, 미리 설정된 상태도(state diagram)에 기초하여 상기 제1 내지 제3 신호의 현재 상태와 이전 상태의 변화에 대응하는 제1 내지 제3 심볼 신호를 디코딩하는 심볼 디코더;
    를 포함하는 데이터 통신을 위한 수신기.
  2. 제 1 항에 있어서,
    상기 입력 버퍼 및 상기 직병렬 변환기는 풀-레이트(full-rate)로 구동하고, 상기 디-플립플롭 및 상기 심볼 디코더는 상기 풀-레이트(full-rate)를 상기 미리 설정된 변환비로 나눈 속도로 구동하도록 설정된 데이터 통신을 위한 수신기.
  3. 제 1 항에 있어서,
    상기 심볼 디코더는 상기 제1 내지 제3 심볼 신호를 상기 미리 설정된 시간을 주기로 디코딩하는 데이터 통신을 위한 수신기.
  4. 제 3 항에 있어서,
    상기 미리 설정된 시간은 송신기에 의해 인코딩된 연속적인 심볼들의 각 길이에 대응하는 데이터 통신을 위한 수신기.
  5. 제 1 항에 있어서,
    상기 심볼 디코더는 상기 직병렬 변환기의 변환비에 대응하는 개수로 설정된 데이터 통신을 위한 수신기.
  6. 제 2 항에 있어서,
    미리 설정된 테이블에 기초하여 상기 제1 내지 제3 심볼 신호에 대응하는 데이터 신호를 생성하는 디-맵퍼;를 더 포함하고,
    상기 디-맵퍼는 상기 풀-레이트를 상기 미리 설정된 변환비로 나눈 속도로 구동하도록 설정된 데이터 통신을 위한 수신기.
  7. 제 1 항에 있어서,
    상기 제1 내지 제3 비교 신호의 천이에 대응하여 클럭 신호를 복원하는 클럭 복원부;를 더 포함하고,
    상기 직병렬 변환기는 복원된 상기 클럭 신호에 대응하여 상기 제1 내지 제3 비교 신호를 병렬화한 상기 제1 내지 제3 신호를 상기 심볼 디코더에 제공하고, 상기 디-플립플롭은 복원된 상기 클럭 신호에 대응하여 상기 제1 내지 제3 비교신호를 상기 미리 설정된 시간만큼 지연시켜 상기 심볼 디코더에 제공하는 데이터 통신을 위한 수신기.
  8. 제 7 항에 있어서
    상기 제1 내지 제3 비교 신호의 천이는 송신기에 의해 인코딩된 심볼들 간의 경계에 대응하는 데이터 통신을 위한 수신기.
  9. 송신기와 커플링된 제1 내지 제3 와이어에 대응하는 제1 내지 제3 입력 신호를 각각 차동으로 비교하고, 제1 내지 제3 비교 신호를 제공하는 입력 버퍼;
    상기 제1 내지 제3 비교 신호의 천이에 대응하여 클럭 신호를 복원하는 클럭 복원부;
    상기 제1 내지 제3 비교 신호를 상기 클럭 신호에 대응하여 미리 설정된 변환비로 병렬화한 제1 내지 제3 신호를 제공하는 직병렬 변환기;
    상기 제1 내지 제3 신호 중 마지막 번째의 제1 내지 제3 신호를 상기 클럭 신호에 대응하여 미리 설정된 시간만큼 지연시켜 출력하는 디-플립플롭; 및
    상기 직병렬 변환기로부터 제공되는 상기 제1 내지 제3 신호와 상기 디-플립플롭으로부터 제공되는 지연된 상기 마지막 번째의 제1 내지 제3 신호를 수신하고, 미리 설정된 상태도(state diagram)에 기초하여 상기 제1 내지 제3 신호의 현재 상태와 이전 상태의 변화에 대응하는 제1 내지 제3 심볼 신호를 디코딩하는 심볼 디코더;
    를 포함하는 데이터 통신을 위한 수신기.
  10. 제 9 항에 있어서,
    상기 입력 버퍼, 상기 클럭 복원부 및 상기 직병렬 변환기는 풀-레이트(full-rate)로 구동하고, 상기 디-플립플롭 및 상기 심볼 디코더는 상기 풀-레이트(full-rate)를 상기 미리 설정된 변환비로 나눈 속도로 구동하도록 설정된 데이터 통신을 위한 수신기.
  11. 제 9 항에 있어서,
    상기 심볼 디코더는 상기 직병렬 변환기의 상기 변환비에 대응하는 개수로 설정된 데이터 통신을 위한 수신기.
  12. 제 9 항에 있어서,
    상기 제1 내지 제3 비교 신호의 천이는 상기 송신기에 의해 인코딩된 심볼들 간의 경계에 대응하는 데이터 통신을 위한 수신기.
  13. 제 9 항에 있어서,
    상기 심볼 디코더는 상기 제1 내지 제3 심볼 신호를 상기 미리 설정된 시간을 주기로 디코딩하는 데이터 통신을 위한 수신기.
  14. 제 13 항에 있어서,
    상기 미리 설정된 시간은 상기 송신기에 의해 인코딩된 연속적인 심볼들의 각 길이에 대응하는 데이터 통신을 위한 수신기.
  15. 제 9 항에 있어서,
    미리 설정된 테이블에 기초하여 상기 제1 내지 제3 심볼 신호에 대응하는 데이터 신호를 생성하는 디-맵퍼;를 더 포함하는 데이터 통신을 위한 수신기.
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