JP2010518760A - ハイスピード・シリアル・リンクのミッション環境における、該ハイスピード・シリアル・リンクの物理層テスティングのためのシステム及び方法 - Google Patents

Abstract

ミッション環境トランスミッタとミッション環境レシーバとの間のハイスピード・シリアル・リンクをテストするための物理層テスタである。このテスタは、データ・パス及び測定パスを備えている。該データ・パスは、上記ミッション環境トランスミッタから送られたデータ信号が、本テスタを介して上記ミッション環境レシーバに渡されることを可能にする。該測定パスは、上記ハイスピード・シリアル・リンク上の上記ハイスピード・シリアル・データのトラフィックの特性を分析することにおいて使用するための回路を備えている。本テスタは、上記ハイスピード・シリアル・リンク内に置かれ、このリンク上に生のミッション環境データが存在する間に該リンクをテストすることを可能にしている。また、インリンク・テスティングを実現するための方法を開示する。

Description

本願は、米国仮特許出願第６０／８８９，０８５号の優先権の利益を主張する。この米国仮特許出願は、２００７年２月９日に出願され、「生のインシステム・ハイスピード・シリアル・リンクの物理層テスティング（Ｐｈｙｓｉｃａｌ−Ｌａｙｅｒ Ｔｅｓｔｉｎｇ Ｏｆ Ｌｉｖｅ Ｉｎ−Ｓｙｓｔｅｍ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｒｉａｌ Ｌｉｎｋｓ）」という発明の名称であり、ここにその全体を参照によって援用する。

本願発明は、概してハイスピード・シリアル・リンクのテストの分野に関する。特に、本願発明は、ハイスピード・シリアル・リンクのミッション環境における、該ハイスピード・シリアル・リンクの物理層テスティングのためのシステム及び方法に向けられている。

チップからチップへ、ボードからボードへ、及びシステムからシステムへの現代のバスは、先進のパケットベースのデータ転送技術を活用しており、この先進のパケットベースのデータ転送技術は、通信産業から多くの原理を取り入れたものである。これらのバスは、「ハイスピード・シリアル・リンク」と呼ばれている。それらは、複数層の処理を引き起こし、とりわけ、伝送エラーに耐える能力を有する先進の通信チャネルを構成する。複数のシリアル・リンクは、しばしば一緒にグループ化され、ハイスピード・バスを構成する。そのようなシリアル・バスは、デスクトップ・コンピュータの適用におけるマイクロプロセッサとグラフィック・プロセッサとの間のバス等、様々な設定において使用されている。デスクトップ・コンピュータの領域で現在普及しているハイスピード・シリアル・バス規格の一例は、「ＰＣＩ Ｅｘｐｒｅｓｓ」として知られる周辺コンポーネント相互接続（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ）（ＰＣＩ）規格である。チップからチップへ及びボードからボードへの多くのインターフェースは、それらのエラー耐性、スループットの利点、及び配線効率のために、すぐにハイスピード・シリアル・リンクに移行するだろう。

複数層のプロセッシングが必要なので、シリアル・バス・インターフェースは精巧なシステムであり、この精巧なシステムは、様々な抽象レベル；物理、論理、及びソフトウェアの層でかなりの設計及びデバッグの挑戦を課すものであり、これらの層は全て相互作用して、大きなスループット及び信頼性を達成している。半導体デバイスのレベルにて、設計者は彼らの意のままなる様々なツールを有しており、これら様々なツールは、ハイスピード・シリアル・バス、特に物理層（ＰＨＹ）をデバッグし、特性を明らかにするためのものである。高いデータ転送レートにて、物理層は本来アナログであり、信号形状、ジッタ、及びノイズ等のパラメータとともにあり、これらは全て重要である。従って、物理層をデバッグするために、オシロスコープ、パターン・ジェネレータ、クロック・ジェネレータ、ジッタ・アナライザ、及びビットエラーレート・テスタ等の機器が必要である。当業の現在の状態において、物理層テスティングは、バスのミッション環境の振る舞いからは完全に隔絶して実行されている。このことは、いわば、完全に組み立てられたシリアルバス・アーキテクチャにおけるより高い層と結合したときにそれがどのように動作するのかを推定／予測するために、人工的な入力／出力条件をしばしば使用して、物理層の特性を明らかにしているということである。それが完全に組み立てられた時点で、ロジック及びプロトコルの分析がシステム上でしばしば実行される。

シリアル・バスにおけるより高いレベルの層の複雑さ（非決定性）のために、完全なボードまたはシステムをデバッグすること又は特性を明らかにすることが必要になると、従来の物理層テスト機器は急に役に立たなくなる。例えば、多くのＰＨＹ機器は、正しく動作するために反復性の決定性データ・パターンを必要とするのに対して、生のトラフィックは、反復性でも決定性でもない。完全なリンク（複数レーン）又はシステムのテストにおいて、他の制限がそのような機器の活用を妨げている。幾つかの制限を挙げると、必要なベンチ機器が高価であること、十分に大きな数のテスト・チャネルをそれらがしばしば持たないこと、（決定性の刺激を使用して）人工的なテスト・モードにおいて動作するための被テスト・デバイスをそれらがしばしば必要とすること、ボード上の実際のレシーバが「見る」であろうものをそれらが測定しないこと、である。最も重要なことは、今日のテスト機器が、測定されるハイスピード信号のために、ケーブル又は類似の接続機構を介して二次的な内部接続パスを常に必要とすることである。

本願発明の１つの実現は、ハイスピード・シリアル・リンクをテストするためのシステムである。本システムは、ミッション環境トランスミッタとミッション環境レシーバとの間のハイスピード・シリアル・リンクに挿入されるように構成された物理層テスタを備えており、前記物理層テスタは、前記ミッション環境トランスミッタからハイスピード・シリアル・データを受けるためのテスタ・レシーバと、前記ミッション環境レシーバに前記ハイスピード・シリアル・データを送るためのテスタ・トランスミッタと、前記テスタ・レシーバと前記テスタ・トランスミッタとの間に延び、それによって前記テスタ・レシーバから前記テスタ・トランスミッタへ損失無く前記ハイスピード・シリアル・データを運ぶデータ・パスと、前記ハイスピード・シリアル・データを受けるために前記テスタ・レシーバと通信する測定パスであって、前記ハイスピード・シリアル・データの特性を測定するための測定回路を備えた前記測定パスとを備えている。

本願発明の別の実現は、ミッション環境トランスミッタと、ミッション環境レシーバとの間のハイスピード・シリアル・リンクをテストする方法である。本方法は、ミッション環境トランスミッタからハイスピード・シリアル・データ信号を受けるステップと、前記受けたハイスピード・シリアル・データ信号を、前記ミッション環境トランスミッタに対応するミッション環境レシーバに送るステップと、前記受けたハイスピード・シリアル信号を送る前記ステップと実質的に同時に、前記受けたハイスピード・シリアル信号をデジタル化して第１のデジタル化信号を発生するステップと、前記第１のデジタル化信号を分析するステップとを含んでいる。

本願発明のまた別の実現は、ミッション環境トランスミッタとミッション環境レシーバとの間のハイスピード・シリアル・リンクをテストする方法である。本方法は、ミッション環境トランスミッタによって出力されるハイスピード・シリアル・データを受けるためのハイスピード・データ入力と、ミッション環境レシーバに前記ハイスピード・シリアル・データを提供するためのハイスピード・データ出力と、前記ハイスピード・データ入力から前記ハイスピード・データ出力に損失無く前記ハイスピード・シリアル・データを運ぶための、前記ハイスピード・データ入力と前記ハイスピード・データ出力との間に延びるデータ・パスと、前記ハイスピード・シリアル・データの特性を求めることにおいて使用するための、前記ハイスピード・データ入力と通信する測定パスと、を備えた物理層テスタを提供するステップと、ミッション環境トランスミッタを備えた第１のデバイスと通信するように前記ハイスピード・データ入力を置くステップと、前記ミッション環境トランスミッタに対応するミッション環境レシーバを備えた第２のデバイスと通信するように前記ハイスピード・データ出力を置くステップと、前記ミッション環境トランスミッタと前記ミッション環境レシーバとの間の前記ハイスピード・シリアル・リンクのテスティングを行うステップとを含んでいる。

本願発明を図示するために、図面は本願発明の１以上の態様を示している。しかし、本願発明は、図面に示した正確な配置及び手段に限定されないことは理解されたい。

本願発明の概念に従い作成したテスト配置の高レベル回路図であり、それは、ハイスピード・トランスミッタとハイスピード・レシーバとの間に結合したミッション配置された物理層テスタを備えている。 先行技術の典型的なハイスピード・シリアル・リンクのアーキテクチャを図示した回路図である。 ＰＣＩ Ｅｘｐｒｅｓｓ規格によって定義されるような、図２のハイスピード・シリアル・リンクのジッタの振る舞いに対する、先行技術の等価な数学的モデルの図である。 図１のテスト配置における使用に適した物理層テスタの高レベル回路図である。 図１のテスト配置における使用に適した代替物理層テスタの高レベル回路図であり、それは、非常にハイスピードなデータ信号を増幅するための、各チャネルの線形イコライザを備えている。 図１のテスト配置における使用に適した別の代替物理層テスタの高レベル回路図であり、それは、入って来るデータ信号をデジタル化するためのタイムベース・ジェネレータを備えている。 例示のアイ・ダイアグラムであり、図６のタイムベース・ジェネレータは、このアイのどこででも、入って来るデータ信号をサンプリング可能であることを図示している。 図６の物理層テスタを使用して構築した例示のバスタブ曲線であり、この図６の物理層テスタは、ミッション環境のＰＣＩ Ｅｘｐｒｅｓｓの適用に取り付けたものである。 図６の物理層テスタによって収集されるデータを使用して生成した例示のビット・エラー・レート等高線図であり、図６の物理層テスタは、ミッション環境のデータ・トラフィックを運ぶシステムに取り付けたものである。 図１のテスト配置における使用に適したまた別の代替物理層テスタの高レベル回路図であり、それは、測定パス回路に関する変形を含んでいる。 図１のテスト配置における使用に適した更なる代替物理層テスタの高レベル回路図であり、それは、タイミング・パス回路に関する別の変形を含んでいる。 例示のアイ・ダイアグラムであり、タイムベース・ジェネレータが物理層テスタのチャネルに入るデータと同期したときの図１１の物理層テスタの動作を図示している。 図１のテスト配置における使用に適した物理層テスタの高レベル回路図であり、それは、シリアライザの入力ポートを駆動するジッタ注入回路を備えている。 図１３の物理層テスタの特定の実施形態のあるチャネルの高レベル回路図であり、それは、デジタル位相制御信号を利用する独特のジッタ注入回路を利用している。 図１のテスト配置における使用に適した物理層テスタのあるチャネルの高レベル回路図であり、それは、シリアライザの下流にジッタ注入回路を備えている。 図１の物理層テスタを備えた例示のテスト・システムの部分的高レベル回路図／部分的等角図であり、この図１の物理層テスタは、マザー・ボードと被テスト・ボードとの間のハイスピード・シリアル・リンクに挿入され、パーソナル・コンピュータと通信している。 図１の物理層テスタを備えた例示のテスト・システムの部分的高レベル回路図／部分的等角図であり、この図１の物理層テスタは、デジタル・ビデオ・ディスク・プレーヤとテレビジョンとの間のハイスピード・シリアル・リンクに挿入され、パーソナル・コンピュータと通信している。

今、図面を参照すると、図１は本願発明の例示のテスト配置１００を図示している。この例において、テスト配置１００は、（トランシーバの一部であることができる）トランスミッタ１０８と、（同じく、トランシーバの一部であることができる）対応するハイスピード・レシーバ１１２とを接続するハイスピード・シリアル・データ・リンク１０４を備えており、この対応するハイスピード・レシーバ１１２は、上記トランスミッタによって送られるデータの意図されたミッション環境の受け手である。また、ハイスピード・リンク１０４の物理層をテストする目的に対して、テスト配置１００は、トランスミッタ１０８とレシーバ１１２との間の該ハイスピード・リンクの間に置かれた物理層テスタ１１６を備えている。以下で詳細に記載するように、テスト物理層テスタ１１６の第一の目的は、ハイスピード・シリアル・リンク１０４等のハイスピード・シリアル・インターフェースの物理層を、それらがそれらのミッション環境内で動作するときに、分析することである。

「ミッション環境」及び類似の用語は、トランスミッタ１０８及びレシーバ１１２を含みハイスピード・リンク１０４によって接続されたコンポーネント（図示せず）、例えば、マザーボード及び周辺カード、ハイスピード・ストレージ・デバイス及びコンピュータ、デジタルなメディア・プレーヤ及びビデオ・モニタ等が、該ハイスピード・リンクに物理層テスタ１１６が存在しないときのように、生の実際のデータを送ること及び受けることのそれぞれをしていることを意味している。言い換えると、このデータは、非決定性で、非周期性で、非連続性のものとして一般的に特性を明らかにすることができるものである。以下の記載を読むことにより明らかになるであろうように、テスト配置１００は、ハイスピード・シリアル・リンク１０４の物理層をテストするための安価なソリューションである。この安価なソリューションの利益は多々ある。例えば、物理層テストは、被テスト・コンポーネント又は被テスト・システムがミッション環境のバス・トラフィックを処理している間に実行することが可能である。加えて、バス内の全てのレーンは同時にテストすることが可能であり、物理層の「アナログ」信号は、長いケーブルを介してベンチ設備へと外に経路指定される必要がない。今や、プロトコルの不具合と物理層信号の完全性との間の即座の訂正を、迅速に且つ高い費用対効果でなすことが可能である。
ハイスピード・シリアル・バスにおいて計上される物理層のノイズ及びジッタ
例示の物理層テスタ１１６の詳細を記載する前に、この節では、ＰＣＩ−ＳＩＧ（登録商標）（「周辺コンポーネント相互接続特別関心グループ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ）」（ｗｗｗ．ｐｃｉｓｉｇ．ｃｏｍ））等の標準化団体がノイズ及びジッタ等の物理層パラメータを定義するやり方について記載する。多くの規格が同じ一般的原則に従うものの、この節において、ＰＣＩ Ｅｘｐｒｅｓｓ規格の例を使用する。彼らは全て、完全に組み立てられたシリアル・バスにおける適切な動作を保証するようなやり方で、上記パラメータを定義する。他の規格は、高解像度ビデオの適用のための高解像度マルチメディア・インターフェース（ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）（ＨＤＭＩ）規格と、イーサネットの適用のための１０ギガビット・イーサネット・アタッチメント・ユニット・インターフェース（１０−ｇｉｇａｂｉｔ ｅｉｔｈｅｒｎｅｔ ａｔｔａｃｈｍｅｎｔ ｕｎｉｔ ｉｎｔｅｒｆａｃｅ）（ＸＡＵＩ）（「Ｘ」はローマ数字で「１０」である）規格と、ストレージの適用のためのシリアル・アドバンスド・テクノロジー・アタッチメント（ｓｅｒｉａｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）（ＳＡＴＡ）規格と、メモリの適用のための完全にバッファされるデュアル・インライン・メモリ・モジュール（ｆｕｌｌｙ ｂｕｆｆｅｒｅｄ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）（ＦＢ−ＤＩＭＭ）規格と、複数チップ集積のための高密度複数チップ相互接続（ｈｉｇｈ−ｄｅｎｓｉｔｙ ｍｕｌｔｉ−ｃｈｉｐ ｉｎｔｅｒｃｏｎｎｅｃｔ）（ＨＤＭＩ）規格と、携帯電話におけるベースバンド及びプロセッサのインターフェースのためのＤｉｇＲＦ（「デジタル・ラジオ周波数（Ｄｉｇｉｔａｌ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）」）シリアル規格と、デバイスとインターフェースを介して接続するためのユニバーサル・シリアル・バス（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）（ＵＳＢ）規格と、モバイル・デバイスとインターフェースを介して接続するためのモバイル・インダストリー・プロセッサ・インターフェース（ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）（ＭＩＰＩ）規格と、システム相互接続の適用のためのシリアル・ラピッド入力／出力（ｓｅｒｉａｌ ｒａｐｉｄ ｉｎｐｕｔ／ｏｕｔｐｕｔ）（ＳＲＩＯ）規格とを含む。

図２は、ジッタ及び信号完全性の観点から最も関係のある典型的なハイスピード・シリアル・リンク２００物理層の図である。シリアル・リンク２００は、伝送媒体２１２にわたって設置された送信バッファ２０４と受信バッファ２０８とを備えている。送信側にて、シリアル・リンク２００は、比較的低い周波数のクロック信号（ここで１００ＭＨｚ）を生成する基準クロック・ジェネレータ２１６と、高い周波数のキャリア信号（ここで２．５ＧＨｚ）を出力するように上記低い周波数のクロック信号を逓倍する送信位相ロック・ループ（ＰＬＬ）２２０とを備えている。受信側にて、シリアル・リンク２００は、上記キャリア信号の周波数と一致する周波数を有するハイスピード・クロック信号を出力するように上記低い周波数のクロック信号を同様に逓倍する受信ＰＬＬ２２４を備えている。また、受信側は、クロック／データ回復（ＣＤＲ）回路２２８とサンプリング・フリップフロップ２３２とを備えている。

上述したように、典型的な適用において、複数のハイスピード・リンクは、単一のクロック・ネットワークと結合し、同時に動作する。図２の図は、ハイスピード・システムにおけるジッタ又はノイズの様々なソースを示唆し、ジッタ、ノイズ、及びビット・エラー・レート（ＢＥＲ）のテスティングのための典型的な位置である、観測ポイント２３６等の重要な観測エリアを強調している。例えば、基準クロック・ジェネレータ２１６からのジッタは、トランスミッタ及びレシーバの両方に影響を与える。トランスミッタにおいて、上記ジッタは送信ＰＬＬ２００によってフィルタ処理され、この送信ＰＬＬ２００は、今度はその自身のジッタ／ノイズを追加する可能性がある。次に、データが送られると、送信バッファ２０４及び伝送媒体２１２は、両方ともジッタ及びノイズをこのデータに追加することになり、該データは受信バッファ２０８によってサンプリングされる。送信バッファ２０４は、デューティ・サイクルのひずみ又は過度の共鳴等の影響を導入することがあり、一方、伝送媒体２１２は、減衰、信号反射、スキュー、及びクロストーク等の影響を含んでいる。期待されるように、ジッタ及び波形の形状を観測するための自然な場所は、送信バッファ２０４の出力であろう。このことは、送信ＰＬＬ２２０及び送信バッファ２０４から見出されないジッタ、並びに伝送媒体２１２上で加えられる波形の形状及び電圧のノイズを避けることが可能である。しかし、検証のゴールはレシーバ内側のサンプリング・フリップフロップ２３２までの頑健な伝送を検証することなので、この観測ポイントで測定されるものをレシーバ内側の上記サンプリング・フリップフロップが見るものの推定に変形するために、数学的モデルがしばしば必要となる。第１のそのようなモデルは、レシーバが見るような基準クロック・ジェネレータ２１６からのジッタの影響を含むことを試みている。

更に図２を参照すると、レシーバにおけるＣＤＲ回路２２８は、以下のように幾らかのジッタを追加／除去している。第１に、基準クロック・ジェネレータ２１６からのジッタは受信ＰＬＬ２２４によってフィルタ処理されており、その上この受信ＰＬＬ２２４は、その自身のジッタを追加することがある。次に、ＣＤＲ回路２２８は、データがサンプリング・フリップフロップ２３２に提示される前に、送信パス（基準クロック・ジェネレータ２１６＋送信ＰＬＬ２２０＋送信バッファ２０４＋媒体２１２＋受信バッファ２０８）のジッタを、基準クロック・パス（基準クロック・ジェネレータ２１６＋遅延２４０＋受信ＰＬＬ２２４）のジッタから減算することを原則的に試みる。このことは、受信ＰＬＬ２２４とＣＤＲ回路２２８との組み合わせによって行われる。別のモデルは、ＣＤＲ回路２２８のちょうど前のレシーバ・イコライゼーション（ハイパス・フィルタ）（図示せず）の影響を含んでおり、また別のモデルは、伝送媒体２１２における減衰及びクロストークの影響を含んでいる。なお、様々なレシーバの詳細な実装は図２と同一でないことがあるが、この図は、ジッタ及びノイズの観点から多くのレシーバの振る舞いを表している。

上記の複雑さを考慮して、従来の測定システムの制限のために、ＰＣＩ Ｅｘｐｒｅｓｓ規格は、図３に図示するような、図２のハイスピード・シリアル・リンク２００に対する数学的モデル３００を定義している。述べたように、数学的モデル３００は、（オシロスコープ、タイムインターバル・アナライザ、又はＢＥＲテスタ（ＢＥＲＴ）を使用しての）送信バッファ２０４（図２）の出力での測定値、またはクロック・ジェネレータの出力での測定値を、レシーバでサンプリング・フリップフロップ２３２が見るものの推定にエンジニアが変換することを助けるための取り組みである。数学的モデル３００は、ＰＣＩ Ｅｘｐｒｅｓｓリンクにおけるジッタの主なソースの各々に対する伝達関数を含んでいる。この図における数学的モデルの詳細は、ＰＣＩ Ｅｘｐｒｅｓｓのジッタ仕様に含まれている。当業者は、他の規格が類似であることを容易に察するであろう。
本願発明の物理層測定の方法論
ハイスピード・シリアル・バスがメインストリームになるにつれ、テスト及び測定の機器は、それらの測定ソリューションの一部として、上述のモデルを組み込み始めている。その利益は、今や、エンジニアが彼らの時間をテストの実行に費やし、図３のモデル３００等のモデルを構築することに費やさないことが可能なことである。対して、しかしながら、本願開示においては、伝送媒体、ＰＬＬ、バッファ、及びイコライザの影響全てを直接考慮に入れながら、ハイスピード・レシーバの内部で測定を実行することによるモデルに対する要件をすっかり解消している。また、このことは決定性又は反復性である刺激を必要とすることなく行われる。

再び図１を参照すると、この図は本願発明のテスト配置１００を示しており、物理層テスタ１１６は、ミッション環境のトランスミッタ１０８とミッション環境のレシーバ１１２との間に置かれている。物理層テスタ１１６自身は、完全に機能的な準拠したレシーバ１２０と、完全に機能的な準拠したトランスミッタ１２４とを備えている。このように、（被テスト）トランスミッタ１０８は、ミッション環境の伝送媒体の端部にある実際のレシーバ（この場合、レシーバ１２０）に曝されている。同じように、（被テスト）レシーバ１１２は、実際のトランスミッタ（この場合トランスミッタ１２４）に曝されている。物理層テスタ１１６は、任意のトラフィックを運ぶ現実のリンクの内側で動作する。そのため、その主な機能は、その入力で受けたデータは何でも、（その出力で）繰り返すことである。加えて、ジッタ及び電圧波形のテスティング（測定）等の物理層分析機能を実行するように、分析回路１２８を備えることができる。また、追加のジッタ及び電圧の一方又は双方の制御回路１３２を、テスタ１１６に組み込んで、被テスト・レシーバ１１２の内部にジッタを挿入し、よってそのジッタ耐性を評価することができる。この動作は、米国特許出願第１１／５５３，０３５号によく記載されており、この米国特許出願第１１／５５３，０３５号は、２００６年１０月２６日に出願され、「ジッタ注入を組み込んだハイスピード・トランシーバ・テスタ（Ｈｉｇｈ−Ｓｐｅｅｄ Ｔｒａｎｓｃｅｉｖｅｒ Ｔｅｓｔｅｒ Ｉｎｃｏｒｐｏｒａｔｉｎｇ Ｊｉｔｔｅｒ Ｉｎｊｅｃｔｉｏｎ）」という発明の名称であり（「’０３５出願」）、ジッタ注入及びジッタ・テスティングに関するその教示の全てのために、参照によってここに援用する。加えて、他の回路は、汎用コンピュータ（図１３及び１４を見よ）等の外部デバイスと通信するための通信回路１３６を備えることができ、この外部デバイスは、ユーザが物理層テスタとインターフェースを介して接続することを可能とし、関連のソフトウェアのグラフィカル・ユーザ・インターフェース（ＧＵＩ）を動作させるものである。

ＰＣＩ Ｅｘｐｒｅｓｓ規格の数学的モデル３００を図示する図３の参照に戻ると、この図はまた、本願開示のシステム及び方法に対する観測ポイント３０４の位置を示している。以下で詳細に記載するように、本願開示のシステムは完全に機能的なハイスピード・シリアル・レシーバを組み込んでおり、それらシステムは該レシーバのまさに内側にジッタ測定のために観測ポイントを置いている。そのため、これらシステムによって実行されるアイ・ダイアグラム等の測定は、先の節で記載した全てのジッタの影響（基準クロック＋送信ＰＬＬ＋送信バッファ＋媒体＋受信バッファ＋受信ＰＬＬ）を含んでいる。このことは、産業における複数のアクティブ・レーンに関する最も関係のあるジッタ測定を表しており、それは、エンジニアがシリアル・リンク全体（トランスミッタとレシーバとの組み合わせ）のＢＥＲ性能を現実のトラフィックで評価することを可能にする。本願開示のシステムによって測定されるアイ・オープニングは、受信用フリップ・フロップのサンプリングの瞬間におけるマージンの量の直接評価を表している。モデリングの取り組みは必要ない。同じことを、実行される任意のＢＥＲ測定に対して言うことが可能である。本願開示のシステムとともに、ＢＥＲの値は、プロトコルの不具合又は再送等のより高いレベルのシステム・メトリクスと相関させることが可能である。
物理層テスタの例示の実施形態
図４は、図１のテスト配置１００内の物理層テスタ１１６として使用できる物理層テスタ４００を図示している。この例において、物理層テスタ４００は、テストされる、例えば複数チャネル・バスのうちの個々のシリアル・リンクの数と典型的に等しいであろう数のチャネル回路４０４を有する複数チャネル・テスタである。とは言うものの、例えば異なるチャネルの数のシリアル・リンク・バスをテスト可能な実施形態の場合において、チャネル回路４０４の数は異なることができ、この場合、より少ないチャネルを有するバスのテストの間、物理層テスタ４００のチャネル回路のうちのあるものは使用されない。必須ではないが、典型的に、各チャネル回路４０４は物理層テスタ４００内部の他のチャネル回路の各々と同一である。そのため、便宜上、１つのチャネル回路４０４のみの様々な要素をラベル付けし、記載している。他のチャネル回路のラベル付けされていない要素は、ラベル付けされた回路チャネル４０４の対応する要素と同じであると仮定されている。

物理層テスタ４００は、各チャネル回路４０４に対してデータ入力４０８とデータ出力４１２とを備えている。当業者が容易に察するであろうように、入力４０８及び出力４１２の各々は、テストされるチャネルの数に依存する、３６ピン、６４ピン、９８ピンのコネクタ、又は１６４ピン・コネクタ等の適切な個別の入力又は出力のコネクタの一部であることができる。また、物理層テスタ４００は、基準クロック信号を受けること及びこの基準クロック信号の当該テスタの外へ渡すことのそれぞれのための、基準クロック入力４１６と基準クロック出力４２０を備えている。また、基準クロック入力及び出力４１６、４２０は、上述したコネクタの一部であることができる。テスティング中、幾つかの又は全てのデータ入力４０８及び基準クロック入力４１６は、被テスト・トランスミッタ（図示せず）に電気的に接続されており、幾つか又は全てのデータ出力４１２及び基準クロック出力４２０は、被テスト・レシーバ（図示せず）に電気的に接続されている。

各回路チャネル４０４は、物理層テスタに入って来るハイスピード・シリアル・データのための２つのパスを含むことができる。第１のパスは機能的なデータ・パス４２４であり、この機能的なデータ・パス４２４は、被テスト・トランスミッタ（即ち、ミッション環境のトランスミッタ）から物理層テスタ４００を介して被テスト・レシーバ（即ち、ミッション環境のレシーバ）へとデータを渡すものである。第２のパスは測定パス４２８であり、この測定パス４２８は、入力信号の様々なアナログ・パラメータ、例えばそのアイ・オープニング及びジッタを分析するように構成することができる。データ・パス４２４は、サンプラ（ここでフリップフロップ４３８）を含むＣＤＲ回路４３６に続く、コンパレータ４３２及びイコライザーション・ネットワーク（図５を見よ）の一方又は双方を備えることができ、このサンプラは、逆シリアル化（ｄｅ−ｍｕｘ）回路４４０に続いている。ｄｅ−ｍｕｘ回路４４０によって逆シリアル化されたデータは、それぞれのデータ出力４１２へとシリアライザ（ｍｕｘ）４４４及び電圧ドライバ４４８を介して経路指定される。この例において、シリアライザ４４４はレシーバ回路４５２と同期を取り、この伝送プロセスにおいてパケットが損失しないようにしている。データを逆シリアル化し、それからそれをシリアル化する必要性は、以下のデジタイザの実施形態のうちの１つによって駆り立てられている。一般的に、逆シリアル化しそれからシリアル化するこのステップは、デジタイザの実施形態が許せば、スキップすることが可能であるか、又は必要でないことがある。

この実施形態において、コンパレータ４３２に達する前に、入力信号は測定パス４２８へと経路指定され、この測定パス４２８は、入力ハイスピード・シリアル・データ信号をデジタル化するためのデジタイザ４５６と、上述したアイ・オープニング及びジッタ等の入力信号のパラメータを分析するためのアナライザ４６０とを備えている。この経路指定は、入力信号のパラメータに対する最小の動揺とともに起こる必要がある。即ち、測定パス４２８とデータ・パス４２４との間の距離は最小である必要があり、容量性及び誘導性の負荷は最小である必要がある。集積環境において、この経路指定は伝送線の終端ネットワークの後に起こることが好ましい。厳密にいうと、測定パス４２８は電圧ドライバ４２８（トランスミッタ）まで延長するように考えることができる。即ち、追加の測定関係回路４６４を電圧ドライバ４４８に提供して、ジッタ注入又は電圧スイーピングが可能であるようにできる。ジッタ注入を組み込んだハイスピード・トランシーバ・テスタであって、トランスミッタの主な要素に何らの修正も必要とせずに、アクティブな該ハイスピード・トランスミッタの上でジッタ注入が実行されるものを開示する’０３５出願は、このことを詳細に記載している。’０３５出願は、この手法におけるジッタ注入のその教示のために、参照によってここに援用する。ジッタ注入スキームの特定の例を、図１３−１５に関連して以下でより詳細に記載している。

物理層テスタ４００の利点は、それが、現実のレシーバ、即ち、当該テスタに乗ったレシーバ回路４５２のまさに入力で、信号形状及びジッタの感知を提供することである。そのことは、デバイスのまさに入力パッドで、それが動作中にオシロスコープのプローブを置くことと等価である。非常に高い周波数の適用（例えば、５Ｇｂｐｓ以上）に対して、この位置の信号はかろうじて可視であり、本願開示の物理層テスタのレシーバの内側の追加のデジタル・イコライザーション回路は、それを増幅して調整する必要がある。このイコライザーション回路の後の信号形状を観測可能であるようにすることが望ましい。そのような状況に対して、図５の物理層テスタ５００の構成を、例えば図１の物理層テスタ１１６として使用することができる。物理層テスタ５００の構成は、線形イコライザ５０４等の線形イコライザに対してそもそも適用可能である。図に示すように、図４及び５それぞれの物理層テスタ４００、５００間の差は、図５の物理層テスタ５００において、入力イコライザ５０４の後（そしてコンパレータ５１４の前）の受信回路５１２に測定パス５０８を挿入し、従ってこのイコライザによって増幅された後にハイスピード信号の測定が可能となっていることである。再び、ここにおける動機付けは、サンプラ（図５のフリップフロップ５１６）が見るもの、及びそのサンプリング・ウィンドウに十分なマージンが存在するかどうかを正確に観測することである。図４の物理層テスタにあるように、図５の物理層テスタ５００のトランスミッタ５２０は、’０３５出願の主題事項を当てにして、ジッタ注入及び電圧スイング両方の制御回路５２４を備えるようにすることができる。
デジタイザの実施形態
上記記載からわかるように、物理層テスタ４００、５００それぞれのレシーバ回路４５２、５１２（それぞれ図４及び５）は、トランスミッタ回路よりも複雑であり、なぜなら、入って来る信号のアナログ形状をデジタル化するための手段をそれは備えているためである。この節では、デジタル化プロセスを実装するための様々な方法を記載する。

図６は、例示のデジタイザ回路６０４を備えた物理層テスタ６００を示している。なお、便宜上１つのチャネルのみを示している。しかしながら図６の物理層テスタ６００は、図４及び５の物理層テスタ４００、５００それぞれのように、所望の数のチャネルを備えることができる。物理層テスタ６００は、図１の物理層テスタ１１６に対して使用して、ミッションモード・トランスミッタ１０８とミッションモード・レシーバ１１２との間のシリアル・バス・インターフェースをテストすることができる。デジタイザ回路６０４は、パターン比較及びエラー計数のアナライザ（ロジック）６１２と結合したタイムベース・ジェネレータ６０８を備え、非常に万能なジッタ及びアイ・オープニングの測定ソリューションを実現している。タイムベース・ジェネレータ６０８は、米国特許出願第１１／７７６，８２５号に従い作成することができ、この米国特許出願第１１／７７６，８２５号は、２００７年７月１２日に出願され、「大部分はデジタルなタイムベース・ジェネレータを使用する、信号完全性測定のシステム及び方法（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ Ｍｅａｓｕｒｅｍｅｎｔ Ｓｙｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄ Ｕｓｉｎｇ ａ Ｐｒｅｄｏｍｉｎａｎｔｌｙ Ｄｉｇｉｔａｌ Ｔｉｍｅ−Ｂａｓｅｄ Ｇｅｎｅｒａｔｏｒ）」という発明の名称であり（「’８２５出願」）、タイムベース・ジェネレータに関するその全ての教示のために、参照によってここに援用する。物理層テスタ６００の測定パス６１６についてなされる最初の見解は、それが、ほとんど第２のミッション環境レシーバからなっているということである。測定パス６１６とデータ・パス６２０との間の差は、概してＣＤＲ回路６２４がタイムベース・ジェネレータ６０８によって置き換わったことのみであるので、「ほとんど」と言っている。タイムベース・ジェネレータ６０８とサンプラ６２８（フリップフロップを示しているが、コンパレータ等の任意の適切なサンプラであることが可能である）との組み合わせは、’８２５出願において詳細に記載されている。

タイムベース・ジェネレータ６０８は、修正されたＣＤＲ回路を原則的に含んでおり、この修正されたＣＤＲ回路は、（基準クロック信号（図６において「Ｒｅｆ．」とラベル付けられている）に関して）時刻のどこででもサンプラ６２８のサンプリングの瞬間を置くことが可能である。この基準信号「Ｒｅｆ」は、文字通り、テスタ６００の入力クロック（図６において入力クロックは示していないが、図４におけるテスタ４００の入力クロックと類似であることができる）であることが可能であるか、又は、それはＣＤＲ回路６２４の出力クロックであることか可能である。分析ロジック６１２と結合すると、タイムベース・ジェネレータ６０８及びサンプラ６２８は、高帯域幅サブサンプリング・デジタイザを構成する。また、それらはサブピコ秒ディレイライン解像度を備えた万能ＢＥＲＴを構成する。ＢＥＲ等高線図等のアイマージニング・テストを実行するために、パターン・コンパレータ及びエラー・カウンタの分析ロジック６１２は、データ・パス６２０のパラレル部分６３２から「基準」パターンを受けることができる。読み手は、データ・パス６２０がアクティブなＣＤＲ回路６２４を有し、そのためにそれが入って来るデータを最適にサンプリングすることを思い出されたい。タイムベース・ジェネレータ６０８は、電圧及び時刻において同じデータ信号にマージンをつける（即ち、様々な電圧及び時刻の位置でそれをサンプリングする）。上記データ・パスのパケットと上記測定パスのパケットとの間の不一致は、タイミング・パラメータを推定するために分析される。

今、図７−９、また、図６を参照すると、図７は、例のアイ・ダイアグラム７００を示しており、物理層テスタ６００によって途中で捕まえられたハイスピード・シリアル・データ信号に関する例示のサンプリングの瞬間７０４、７０８を図示している。最適なサンプリングの瞬間７０４で受けたデータを、測定パスのサンプリングの瞬間７０８で測定したデータを比較することによって、ジッタ及びアイ形状等の現象を抽出することが可能である。物理層テスタ６００の構成、特に、タイムベース・ジェネレータ６０８は、アイ７１２のどこででも、このテスタが入って来る信号をサンプリングすることを可能にしている。図８は、生のＰＣＩ−Ｅｘｐｒｅｓｓの適用（図示せず）に挿入された図６の物理層テスタ６００を使用して構築したＢＥＲバスタブ曲線の例示のプロット８００を示している。同じように、図９は、生のトラフィックを運ぶシステム（図示せず）に対しての、図６の物理層テスタ６００によって収集されたデータのＢＥＲ等高線図（アイ・ダイアグラムとしても知られている）を示している。プロット９００のより明るい陰影は、非常に起こりそうな波形遷移に対応しているのに対して、より暗い陰影は、低い可能性の波形遷移に対応している。

図８の一方向プロット８００は、以下のように取得される。まず、最適なサンプリングの瞬間７０４よりもはるかに早い時刻にサンプリングの瞬間７０８を置くようにタイムベース・ジェネレータ６０８をプログラムする。次に、このタイムベース設定で、エラー・ロジック６１２がデータ・パス６２０からの基準データを測定パス６１６から受けたデータと比較する。エラー・ロジック６１２によってエラー計数をとりメモリに記録するか、又は通信インターフェース（図示せず）を介して、例えばパーソナル・コンピュータにエラー計数を送る。続いて、サンプリングの瞬間７０８をわずかに後ろのポイントにシフトするようにタイムベース・ジェネレータをプログラムする。最終的に、水平軸全体がカバーされ、基準データと測定パスのデータとの間の比較がなされる。’８２５出願から、このデジタル化プロセスの他の実施形態を理解可能である。

今、図１０、また比較のための図６を参照すると、図１０は、本願発明に従い作成した別の物理層テスタ１００４の文脈における、デジタイザの第２の実施形態１０００を図示している。物理層テスタ１００４において、テスト時間の可能性ある支出はあるものの、測定パス１００８の複雑さは低減している。特に、図６のｄｅ−ｍｕｘ等の複雑なレシーバ回路を構築する代わり、サンプラ１０１２及びタイムベース・ジェネレータ１０１６を介してあるレートで測定信号をサブサンプリングしており、このあるレートは、コンパレータ及びエラー・カウンタのアナライザ・ロジック１０２０のために管理可能である。例えば、データ・パス１０２４が、ｘ１６の逆シリアル化の倍数（即ち、それは入って来る信号の周波数を１６倍だけ落とす）を有する場合、測定パス１００８のサンプラ１０１２（例えば、フリップフロップ又はコンパレータ）は、この遅い周波数でタイムベース・ジェネレータ１０１６によってクロックされることが可能である。タイムベース・ジェネレータ１０１６に提供される基準信号Ｒｅｆが余りにも速い場合、後者は周波数分周器（図示せず）を実装して所望のサンプリング・レートと一致させることが可能である。このサンプリング・レートで、測定パス１００８は、入って来るデータのストリームにおける単独の遷移全てをサンプリングすることはできず、むしろ、それは１６番目の遷移全てをサンプリングする。物理層測定の目的はシリアル・リンクの性能の統計的見地を取得することなので、欠落した遷移は、（オシロスコープと同じく）典型的に重大な制約ではない。より長いインターバルにわたるこのサブサンプリングされるデジタル化プロセスの実行は、単独の遷移全てを分析することと一般的に等価である。図８及び９それぞれに示したバスタブ曲線プロット８００及びＢＥＲ等高線図９００と類似のバスタブ曲線プロット及びアイ等高線図は、コンパレータ及びエラー・カウンタのアナライザ・ロジック１０２０によって同様に取得できる。なお、この例において、パターン・コンパレータ及びエラー・カウンタのロジック１０２０は、それが（ここに使用する例において、１６番目の遷移ごとに）遷移をスキップすることを可能にするようなやり方で修正されている。当業者は、この手法において、コンパレータ及びエラー・カウンタのアナライザ・ロジック１０２０をどのように修正すればよいかを容易に理解するであろう。

図６及び１０に更に参照しながら、物理層テスタ６００、１０１４におけるクロッキング・スキームをこれから記載する。上述したのは、本願開示のシステム／方法の利益のうちの１つは、それがハイスピード・シリアル・パスにおける全てのＰＬＬを考慮することが可能なことである。ここで、我々はどのようにこのことが達成されるのかを指摘する。図６及び１０において、我々は、対応するタイムベース・ジェネレータ６０８、１０１６の各々が、それぞれのデータ・パス６２０、１０２４に沿った回路として同じ基準クロック信号Ｒｅｆによって駆動されることを見ることになる。それぞれの物理層テスタ６００、１００４のバスのアーキテクチャ及び実装の仕様に応じて、対応する測定パス６１６、１００８における基準クロック信号Ｒｅｆの取り扱いは、この基準クロック信号が、それぞれのデータ・パス６２０、１０２４に従うという取り扱いと等価にすることができる。

例えば、図２に見られるように、ＰＣＩ Ｅｘｐｒｅｓｓ規格において基準クロックは受信ＰＬＬ２２４を通過する。先に参照によって援用した’８２５出願における技術を利用する本願開示の物理層テスタにおいて、基準クロックはタイムベース・ジェネレータの内側の第２のＰＬＬ（図示せず）を通過し、この第２のＰＬＬは、データ・パスのＰＬＬと同じループ・パラメータを有するものである。逆に、基準クロックを伴わない適用に対して、データ・パスのＣＤＲから回復されるクロックは、タイムベース・ジェネレータにおけるクロックを駆動するために使用することが可能であり、測定パスをデータ・パスに対して実質的に同期させる。この同期は、スペクトラム拡散クロッキングが活用される状況にとって重要である。そのような状況において、送られるシリアル・データは、周波数においてゆっくりと変調され、このデータに結合した任意のレシーバは、この周波数変調を絶えず追跡することが期待されている。そのような信号を測定するために、テスト機器はこの追跡能力を真似ることが必要である。実際のレシーバのＣＤＲから回復したクロックを使用してタイムベース・ジェネレータを駆動することは、数学的モデルを必要とすることなくこの目標を達成する。

図１１は、本願発明の概念に従って作成された物理層テスタ１１００を図示しており、測定パス１１０４はサンプルアンドホールド（Ｓ／Ｈ）回路１１０８を備えており、このサンプルアンドホールド（Ｓ／Ｈ）回路１１０８は、被テスト・トランスミッタ、別名ミッション環境トランスミッタ（図１１において、「被テストデバイス・トランスミッタ・チャネル」に対して「ＤＵＴ Ｔｘ Ｃｈ」として示している）から来る入力線１１１２上のハイスピード信号をサンプリングするものである。次に、Ｓ／Ｈ回路１１０８は、低い周波数及び低い複雑度の一方又は双方のアナログツーデジタル・コンバータ１１１６に続く。当業者が察するであろうように、実装面積を低く保つため、単純な逐次近似コンバータをコンバータ１１１６のために使用可能である。代替として、ロバーツ（Ｒｏｂｅｒｔｓ）らに対する米国特許第６，９３１，５７９号におけるデジタイザの概念を使用可能であり、それは、そのデジタイザの教示のため、ここに参照によって援用する。物理層テスタ１１００の利点は、この場合もやはり、それが反復性又は決定性のデータを必要としないことである。しかし、それは、入って来るハイスピード・データに対する同期を必要とする。この同期は、この場合もやはり、本システムのアーキテクチャに従って活用されるタイムベース・ジェネレータ１１２０を使用して達成される。即ち、このアーキテクチャが基準クロックを当てにしている場合、タイムベース・ジェネレータ１１２０は、このクロックによって駆動される。しかし、このアークテクチャが内蔵クロックを当てにしている場合、このタイムベース・ジェネレータは、データ・パス１１２８におけるＣＤＲ回路１１２４からの回復したクロックを当てにする。考慮している入力のハイスピード・シリアル・データ信号の１以上のパラメータを、例えば物理層テスタ１１００に乗る回路（図示せず）及びパーソナル・コンピュータ等の外部デバイス（図示せず）の一方又は双方による分析において使用するために、アナログツーデジタル・コンバータ１１１６からの出力は、キャプチャ・メモリ１１３２に記憶することができる。

例示のアイ・ダイアグラム１２００を示す図１２、また図１１を参照すると、異なるタイム・ベース遅延「ｉ」及び「ｊ」での複数のサンプリング・ポイント１２０８Ａ−Ｄ、１２１２Ａ−Ｅにて指し示すように、このアイ・ダイアグラムの水平軸１２０４に沿った各点に対して、入って来るシリアル・データ・ストリームにおける電圧は、数回サンプリングされデジタル化されている。この例において、タイムベース・ジェネレータ１１２０は、入って来るハイスピード・シリアル・データ信号と同期し、そのため、示すように、複数の遷移は、互いの上に重ね合わされている可能性がある。タイムベース・ジェネレータ１１２０により設定される上記遅延に依存して、Ｓ／Ｈ回路１１０８は、様々な電圧レベルをサンプリングすることになる。遅延「ｊ」にて、それは、低い電圧又は高い電圧の何れかをサンプリングすることになる。即ち、アイ１２１６の中心に近い位置に対して、サンプリングされる電圧は、大部分が高くなるか又は大部分が低くなるかの何れかである。アイ１２１６の遷移の端１２２０Ａ−Ｂに近い位置に対して、サンプリングされる電圧は、ジッタ、立ち上がり時間、及び立ち下がり時間に依存して変動することになる。図１０の物理層テスタ１００４のように、図１１の物理層テスタ１１００は、本来はサブサンプリングする。また、物理層テスタ１１００の制約は、サンプルアンドホールド回路１１０８が比較的速くなければならないことであることに注意されたい。しかし、Ｓ／Ｈ回路１１０８の出力にあるコンバータ１１１６は速い必要はないが、Ｓ／Ｈプロセスにおけるドループ（ｄｒｏｏｐ）効果を和らげるために、それが余りにも遅いことは不可能である。上述したように、逐次近似アナログツーデジタル・コンバータ又は小さなパイプライン化されたアナログツーデジタル・コンバータをコンバータ１１１６として活用することが可能である。この例において、コンバータ１１１６の出力は、デジタル化波形メモリ１１３２に記憶される。ソフトウェア又はハードウェアにおける複数のデジタル化パスの互いの上での重ね合わせは、図７のアイ・ダイアグラム７００のようなアイ・ダイアグラム表現を生じさせる。
ジッタ注入／ドライバ回路の実施形態
上述したように、本願発明の概念に従って作成された物理層テスタにおけるドライバは、ミッション環境レシーバ（図１においてレシーバ１１２として図示されており、図１６及び１７の例の文脈において、ミッション環境レシーバは、テストされるデータの方向に依存して、被テスト・ボード１６１２若しくはマザー・ボード１６０８の何れか（図１６）、又は、テレビジョン１７１６若しくはＤＶＤプレーヤ１７１２の何れか（図１７）であることが可能である）にストレスをかけることが意図されている。従って、ドライバがミッション環境トランスミッタ（図１においてトランスミッタ１０８として図示されており、図１６及び１７の例の文脈において、ミッション環境レシーバは、テストされるデータの方向に依存して、マザー・ボード１６０８若しくは被テスト・ボード１６１２の何れか（図１６）、又は、ＤＶＤプレーヤ１７１２若しくはテレビジョン１７１６の何れか（図１７）であることが可能である）から受けたデータを反復するときに、物理層テスタの出力に制御された量のジッタ（タイミングの動揺）を加える必要がある。図１３−１５は、本願発明に従って作成された物理層テスタが、特定のミッションモード・テストに対して所望なようにミッション環境レシーバに意図的にストレスをかける能力を有するドライバ回路をどのように提供可能であるかの幾つかの例を図示している。

まず図１３を参照すると、この図は、所望ならば図１のテスト配置１００において使用可能な、物理層テスタ１３００を図示している。物理層テスタ１３００は、ジッタ注入回路を実装するための１スキームを図示するように提示されており、このジッタ注入回路は、図１のレシーバ１１２等のミッション環境レシーバをストレステストするためのものである。ここに開示した他の物理層テスタのように、物理層テスタ１３００は、ミッション環境デバイス（複数可）（図示せず）に対して適切な数の複数の同一のチャネル１３０４−１から１３０４−Ｎまでを有する複数チャネル・テスタであり、このミッション環境デバイス（複数可）（図示せず）は、当該テスタがテストするように設計されたものである。便宜上、チャネル１３０４−１のみを記載しており、なぜなら、残りのチャネルはこのチャネルと事実上同一だからである。ご覧のように、チャネル１３０４−１は、シリアライザ１３１６の入力ポート１３１２を駆動するジッタ注入器１３０８を備えており、それによってジッタをこのシリアライザのシリアル化された出力に制御可能に導入しており、この出力は、続いてミッション環境レシーバ（図示せず）に提供される。ジッタ注入器１３０８は、シリアライザ１３１６を、このシリアライザの出力信号にジッタを生じさせる手法で駆動するための任意の適切な回路を備えることができる。ジッタ注入器１３０８以外の物理層テスタ１３００のコンポーネントは、図４の物理層テスタ４００の同様のコンポーネントと同じであるように示されているが、ジッタ注入器１３０８に類似のジッタ注入器を組み込んだ物理層テスタの代替実施形態は、図５、６、１０、及び１１のそれぞれの物理層テスタ５００、６００、１００４、１１００等、ここに開示した他の物理層テスタと類似の他のコンポーネントを備えることができることを、当業者は容易に察するであろう。

物理層テスタ１３００のトランスミッタ１３２０は、データ・ビットが失われないようにレシーバ１３２４と同期することが必要である。このことは、ＣＤＲ回路１３３２の回復したクロック出力１３２８又はミッション環境トランスミッタ（図示しないが、図１のトランスミッタ１０８を見よ）によって供給される主な基準クロック入力１３３６の何れかを使用して、ジッタ注入器１３０８をクロックすることにより達成可能である。ジッタ注入器１３０８に経路指定されるこれらクロックはどれでも、シリアライザ１３１６を駆動するためにこのジッタ注入器によって取り扱われるものの１つである。この構成の利益は、シリアライザ／ドライバの回路が物理層テスタ１３００において修正されず、データが失われないということである。

単一の物理層テスタ・チャネル１４０４の文脈において、ジッタ注入器１３０８の１つの特定の例１４００を図１４に示す。この例において、ジッタ注入器１４００とシリアライザ１４０８とのその相互作用は、上述し先に参照によってここに援用した’０３５出願の教示に従って実行される。簡単にいうと、ジッタ注入器１４００は、その選択可能入力の１つ１４１６としてのＣＤＲ１４１４によって回復したクロック基準信号Ｒｅｆと、その選択可能入力のうちの他のもの１４２０としての、このクロック基準信号Ｒｅｆの遅延バージョンとを有するマルチプレクサ１４１２を備えている。詳細に記載すると、クロック基準信号Ｒｅｆのこの遅延バージョンは、粗い遅延要素１４２４を使用して生成される。マルチプレクサ１４１２は、デジタル制御データ信号１４２８（別名「位相選択信号」）の関数として上記２つの選択可能入力１４１６、１４２０の間で絶えず選択し、それによって位相フィルタ、ここではＰＬＬ１４３６に提供される素早く変化する位相変調された出力信号１４３２を生成する。’０３５出願において記載したように、デジタル制御データ信号１４２８はシグマデルタ変調器（図示せず）の出力であることができ、このシグマデルタ変調器は、例えば循環メモリを使用してシミュレートすることができる。上記位相フィルタは、位相変調された出力信号１４３２から高い周波数の成分を受けフィルタ処理し、それによって、ある手法でシリアライザ１４０８を制御するフィルタされた出力信号１４４０を発生させており、このある手法は、データに、それが該シリアライザによってシリアル化されるときにジッタを制御可能に導入するものである。ジッタ注入器１４０８に類似のジッタ注入器の更なる詳細及び代替実施形態は、’０３５出願に記載されている。なお、物理層テスタ・チャネル１４０４の態様は、便宜上、図１３のチャネル１３０４−１と同一のものとして示しており、チャネル１３０４−１のように、物理層テスタ・チャネル１４０４のこれら態様は、物理層テスタ１３００に関して上述した手法において異なることができる。

図１５は代替の物理層テスタ・チャネル１５００を図示しており、この代替の物理層テスタ・チャネル１５００において、ジッタはジッタ注入器１５０８によってシリアライザ１５０４のミッションモード・データ・ストリームの下流に注入されている。その位置のおかげで、ジッタ注入器１５０８はディレイ・ライン回路等の従来のジッタ注入回路で実装可能である。米国特許第７，３１５，５７４号に開示の機構等の他のジッタ注入機構もジッタ注入器１５０８に活用可能である。米国特許第７，３１５，５７４号は、ジッタ注入に関するその教示のために、ここに参照によって援用する。このポイントに関する更なる議論を必要としないように、当業者はジッタ注入器１５０８を実装可能なやり方を理解するであろう。図１４の物理層テスタ・チャネル１４０４と同様に、ジッタ注入スキーム以外の図１５の物理層テスタ・チャネル１５００の態様は、便宜上、図１３のチャネル１３０４−１と同一なものとして示しており、チャネル１３０４−１のように、物理層テスタ・チャネル１５００のこれら態様は、物理層テスタ１３００に関して上述した手法において異なることができることに注意されたい。
通信及び例示の適用
図１６及び１７は、図１のテスト配置１００に対する多くの適用のうちの２つを図示している。図１６は、本願発明の概念に従い構成されたテスティング・システム１６００を示している。この例において、例えば物理層テスタ４００、５００、６００、１００４、１１００、１３００のうちの何れか１つであることのできる物理層テスタ１６０４は、マザーボード１６０８と被テスト・ボード１６１２との間に存在するハイスピード・シリアル・リンクに挿入されている。当業者が容易に察するように、マザーボード１６０８は、とりわけ、汎用コンピュータ（例えば、パーソナル・コンピュータ）、ゲーム用デバイス、ラップトップ・コンピュータ、組み込みコンピュータ・システム、及びサーバ等の任意の適切なデバイスのマザーボードであることができる。対応するように、被テスト・ボード１６１２は、マザーボード１６０８と互換性のある任意の適切な「カード」又は周辺ボードであることができる。被テスト・ボード１６１２の例は、とりわけ、サウンド・カード、グラフィック・アクセラレータ、イーサネット・カード、ディスク・ドライブ・コントローラ、及びビデオ・チューナを含んでいる。

この例において、ハイスピード・シリアル・リンクはＰＣＩ Ｅｘｐｒｅｓｓのリンクであり、それはマザーボード１６０８及び被テスト・ボード１６１２上の結合コネクタ１６１６Ａ−Ｂによって表しているが、当業者が容易に察するであろうように、実際には該マザーボード及び被テスト・ボードの回路及びソフトウェアにおいて体現されている。また、この例において、物理層測定はパーソナル・コンピュータ（ＰＣ）１６２０とともに物理層テスタ１６０４を使用して実行される。ＰＣを示しているものの、当業者が容易に察するであろうように、とりわけ、ハンドヘルド・デバイス及びダム端末等他のデバイスを、物理層テスタ１６０４とインターフェースを介して接続するために使用できる。一般的に、必要なユーザ・インターフェース・ハードウェアのタイプは、物理層テスタ１６０４にどのくらいの計算パワーを組み込むか、及びどのくらいのユーザ・インターフェースを組み込むかに依存することになる。結局、やはり、必須ではないが、物理層テスタ１６０４に対するユーザ・インターフェースの少なくとも大部分は、汎用コンピュータに存在するものと現在想定している。コンピュータ１６２０は、示しているユニバーサル・シリアル・バス（ＵＳＢ）のリンク等の適切な通信リンク１６２４を使用して、物理層テスタ１６０４と通信している。

幾つかの例において、この通信リンク１６１６は、オンボード・メモリ（図示せず）へのＪＴＡＧ（ジョイント・テスト・アクション・グループ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）、即ちＩＥＥＥ規格１１４９．１）のポートを含んでおり、上記オンボード・メモリ（図示せず）は、測定パスからのデジタル化データを保持するものである。また、通信リンク１６１６は、物理層テスタ１６０４の各チャネルのタイムベース・ジェネレータ、ジッタ注入制御ブロック、及び電圧制御ブロックを命令する制御ステート・マシン（図示せず）に結合している。取得の開始又は注入されるジッタの量の制御のためのコマンドは、この通信リンク１６１６を介して（ＧＵＩにおいて）ＰＣ１６２０から物理層テスタ１６０４に送られる。この通信の接続を実装するための典型的で好適なやり方は、ＵＳＢを介することであるが、任意のバス接続スキームを使用することが可能である。

図１６に見られるように、物理層テスタ１６０４は、ＰＣＩ−Ｅｘｐｒｅｓｓフォームファクタを有し、マザーボード１６０８と被テスト・ボード１６１２との間を機能的に接続するボード１６２８上に存在する。このように、マザーボード１６０８は被テスト・ボード１６１２とのその接続を「考え」、この被テストボードは該マザーボードとのその接続を「考え」る。物理層テスタ１６０４は、上述したようなその様々なチャネル上のそのデータ・パスを介して、実際のミッション環境データ・トラフィックをマザーボード１６０８と被テスト・ボード１６１２との間で透過的に前後に渡す一方、同時に、上述した手法のうちの任意の１つ以上において、その様々なチャネルの測定パス上で、このトラフィックを測定している。

図１７は、物理層テスタ１７０４を含むテスティング・システム１７００を示しており、この物理層テスタ１７０４は、多くのホーム・エンターテインメント・システムにおいて今日ありふれているように、デジタル・ビデオ・ディスク（ＤＶＤ）プレーヤ１７１２等のデジタル・メディア・プレーヤと、テレビジョン１７１６等のビデオ・ディスプレイ／プロジェクタとの間のハイスピード・シリアル・リンク１７０８に、動作可能なように挿入されている。図１６の物理層テスタ１６０４のように、図１７の物理層テスタ１７０４は、例えば物理層テスタ４００、５００、６００、１００４、１１００のうちの任意の１つであることができ、示しているＵＳＢリンク１７２４等の任意の適切な通信スキームを使用して、パーソナル・コンピュータ１７２０等のユーザ・インターフェース・デバイスとインターフェースを介して接続することができる。テスティングが行われていないとき、物理層テスタは典型的に存在することはなく、ＤＶＤプレーヤ１７１２はテレビジョン１７１６と直接接続することになる。

テスティング中、物理層テスタ１７０４は、パーソナル・コンピュータ１７２０の助けとともに又は助けなく、上述の手法のうちの任意の１以上において、ハイスピード・シリアル・リンク１７０８の性能を集めること及び分析することの一方又は双方をすることができる。上述したように、テスティング・システム１７００の重要な利点は、ＤＶＤプレーヤ１７１２が実際のビデオ及びサウンドのデータをテレビジョン１７１６に流している間に、物理層テスタ１７０４でこのテスティングを実行可能なことであり、物理層テスタ１７０４は、１以上のデータ・パス（図示せず）上で自身を通るデータを渡す一方、また、１以上の対応するそれぞれの測定パスを介して、データを収集すること及び分析することの一方又は双方をする。図１のテスト配置１００の２つの例示の適用を図１６及び１７に図示したが、本願開示を手引きとして使用して、必要以上の実験をすることなく、多種多様なミッション環境テスティングの適用に対して本願発明を実現する方法を当業者は理解するであろう。

例示の実施形態を先に開示し、添付の図面において図示してきた。本願発明の精神及び範囲を逸れることなく、ここに特に開示したことに対して様々な変更、省略及び追加をなすことができることを、当業者は理解するであろう。

Claims (54)

1. ハイスピード・シリアル・リンクをテストするためのシステムであって、ミッション環境トランスミッタとミッション環境レシーバとの間のハイスピード・シリアル・リンクに挿入されるように構成された物理層テスタを備え、前記物理層テスタが、
   前記ミッション環境トランスミッタからハイスピード・シリアル・データを受けるためのテスタ・レシーバと、
   前記ミッション環境レシーバに前記ハイスピード・シリアル・データを送るためのテスタ・トランスミッタと、
   前記テスタ・レシーバと前記テスタ・トランスミッタとの間に延び、それによって前記テスタ・レシーバから前記テスタ・トランスミッタへ損失無く前記ハイスピード・シリアル・データを運ぶデータ・パスと、
   前記ハイスピード・シリアル・データを受けるために前記テスタ・レシーバと通信する測定パスであって、前記ハイスピード・シリアル・データの特性を測定するための測定回路を備えた前記測定パスと
   を備えた、ハイスピード・シリアル・リンクをテストするためのシステム。
2. 前記テスタ・トランスミッタは、前記ミッション環境レシーバをストレス・テストするためのジッタ及び電圧の制御回路を備えた、請求項１に記載のシステム。
3. 前記のミッション環境トランスミッタ及びミッション環境レシーバは、非決定性で、非周期性で、且つ非連続性のデータを伝送している、請求項１に記載のシステム。
4. 前記のミッション環境トランスミッタ及びミッション環境レシーバは、決定性且つ周期性且つ連続性のデータを伝送している、請求項１に記載のシステム
5. 前記データ・パスは、逆シリアライザと、前記逆シリアライザの下流で前記逆シリアライザと機能上接続した対応するシリアライザとを備えた、請求項１に記載のシステム。
6. 前記テスタ・レシーバは、前記逆シリアライザの上流に機能上接続したクロック及びデータの回復回路を備え、前記シリアライザは前記クロック及びデータの回復回路の出力によってクロックされる、請求項５に記載のシステム。
7. 前記ハイスピード・シリアル・データは信号によって運ばれ、前記テスタ・レシーバは、前記信号を増幅し調整するためのイコライザを備えた、請求項１に記載のシステム。
8. 前記ハイスピード・シリアル・データは信号によって運ばれ、前記測定回路は前記信号をデジタル化信号にデジタル化するためのデジタイザを備えた、請求項１に記載のシステム。
9. 前記デジタイザは、タイムベース・ジェネレータと、前記タイムベース・ジェネレータによってクロックされるサンプラとを備えた、請求項８に記載のシステム。
10. 前記デジタイザはフリップ・フロップを備えた、請求項８に記載のシステム。
11. 前記デジタイザはサンプルアンドホールド回路を備えた、請求項８に記載のシステム。
12. 前記測定パスは、前記デジタイザの下流に設置されたアナログツーデジタル・コンバータを備えた、請求項１１に記載のシステム。
13. 前記測定回路は、前記デジタル化された信号を分析し、分析データを生み出すための信号分析回路を備えた、請求項８に記載のシステム。
14. 前記信号分析回路は、デジタル・コンパレータ及びエラー・カウンタの回路を備えた、請求項１３に記載のシステム。
15. 前記測定回路は、前記分析データを記憶するためのデータ・キャプチャ・メモリを備えた、請求項１３に記載のシステム。
16. 前記分析データを前記物理層テスタの外部にあるデバイスに伝えるための通信回路を更に備えた、請求項１５に記載のシステム。
17. 前記測定回路は、前記デジタイザと前記信号分析回路との間で電気的に接続した第１の逆シリアライザを更に備えた、請求項１３に記載のシステム。
18. 前記第１の逆シリアライザは、前記ハイスピード・シリアル信号を複数のパラレル・データ線の上に逆シリアル化し、前記信号分析回路は、前記複数のパラレル・データ線のうちの複数と通信する、請求項１７に記載のシステム。
19. 前記信号分析回路はコンパレータを備え、前記物理層テスタは、前記コンパレータと前記デジタイザの上流のポイントとの間に電気的に接続した第２の逆シリアライザを更に備え、前記コンパレータは、前記第１の逆シリアライザから出力された信号を前記第２の逆シリアライザから出力された信号と比較するように構成された、請求項１７に記載のシステム。
20. 前記コンパレータは、プログラム可能閾値コンパレータを備えた、請求項１９に記載のシステム。
21. 前記プログラム可能閾値コンパレータは、デジタル的に制御されたプログラム可能閾値コンパレータを備えた、請求項２０に記載のシステム。
22. 前記物理層テスタは、外部基準クロック信号を受けるための基準クロック入力を更に備え、前記データ・パス及び前記測定パスの各々の一部は、前記外部基準クロック信号によってクロックされる、請求項１に記載のシステム。
23. 前記テスタ・レシーバはクロック及びデータの回復回路を備え、前記測定回路は前記クロック及びデータの回復回路によってクロックされるタイムベース・ジェネレータを備えた、請求項１に記載のシステム。
24. 前記物理層テスタは、テスティングの間に外部基準クロックを受け、前記測定回路は、テスティングの間に前記外部基準クロックによってクロックされるタイムベース・ジェネレータを備えた、請求項１に記載のシステム。
25. 前記ハイスピード・シリアル・データは、テスティング中に出力データ信号として前記物理層テスタから出力され、前記物理層テスタは、前記ミッション環境レシーバをストレス・テストするために前記出力データにジッタを注入するジッタ注入器を備えた、請求項１に記載のシステム。
26. 前記データ・パスはシリアライザを備え、前記ジッタ注入器は前記逆シリアライザの下流に設置された、請求項２５に記載のシステム。
27. 前記データ・パスは選択ポートを備えたシリアライザを備え、前記ジッタ注入器は前記選択ポートを駆動するように構成された、請求項２５に記載のシステム。
28. 前記ジッタ注入器は、基準クロック信号と前記基準クロック信号の遅延したバージョンとの間で素早く選択して、それによって位相変調された信号を生成する、請求項２７に記載のシステム。
29. 前記ジッタ注入器は、前記シリアライザの前記選択ポートを駆動する前に前記位相変調された信号をフィルタ処理するための位相フィルタを備えた、請求項２８に記載のシステム。
30. 前記ハイスピード・シリアル・データはデータ信号によって運ばれ、前記データ・パスは前記データ信号を受け、前記測定回路は、前記データ・パスがまた受ける前記データ信号を測定するように電気的に構成された、請求項１に記載のシステム。
31. ミッション環境トランスミッタとミッション環境レシーバとの間のハイスピード・シリアル・リンクをテストする方法であって、
    ミッション環境トランスミッタからハイスピード・シリアル・データ信号を受けるステップと、
    前記受けたハイスピード・シリアル・データ信号を、前記ミッション環境トランスミッタに対応するミッション環境レシーバに送るステップと、
    前記受けたハイスピード・シリアル信号を送る前記ステップと実質的に同時に、前記受けたハイスピード・シリアル信号をデジタル化して第１のデジタル化信号を発生するステップと、
    前記第１のデジタル化信号を分析するステップと
    を含む、方法。
32. 前記受けたハイスピード・シリアル・データ信号を送る前記ステップは、ジッタを前記受けたハイスピード・シリアル・データ信号に注入するステップを含む、請求項３１に記載の方法。
33. 前記ミッション環境トランスミッタ及び前記ミッション環境レシーバの機能上の動作を検証して、それによって前記注入されたジッタに対する耐性をチェックするステップを更に含む、請求項３２に記載の方法。
34. 前記受けたハイスピード・シリアル・データ信号を送る前記ステップは、前記受けたハイスピードシリアル・データ信号の電圧振幅制御をするステップを含む、請求項３１に記載の方法。
35. 前記ミッション環境トランスミッタ及び前記ミッション環境レシーバの機能上の動作を検証して、それによって前記電圧振幅制御に対する耐性をチェックするステップを更に含む、請求項３４に記載の方法。
36. 前記の受けるステップと前記の送るステップとの間に、前記の受けたハイスピード・シリアル・データ信号を逆シリアル化し、それからシリアル化するステップを更に含む、請求項３１に記載の方法。
37. 前記ハイスピード・シリアル・データ信号を受ける前記ステップは、前記ハイスピード・シリアル・データ信号からクロックを回復するステップを含む、請求項３１に記載の方法。
38. 前記の回復したクロックの関数として、前記の受けたハイスピード・シリアル・データ信号の前記のデジタル化をクロックするステップを更に含む、請求項３７に記載の方法。
39. 前記の受けたハイスピード・シリアル・データ信号をデジタル化する前記ステップは、外部クロックの関数として前記の受けたハイスピード・シリアル・データ信号をデジタル化するステップを含む、請求項３１に記載の方法。
40. タイムベース・ジェネレータを使用して前記の受けたハイスピード・シリアル・データ信号をデジタル化して、それによって第２のデジタル化信号を発生するステップと、前記第１のデジタル化信号と前記第２のデジタル化信号とを互いに比較するステップとを更に含む、請求項３１に記載の方法。
41. 前記の送るステップ及び前記のデジタル化ステップの前に、前記の受けたハイスピード・シリアル・データ信号を増幅し調整するステップを更に含む、請求項３１に記載の方法。
42. 前記第１のデジタル化信号を分析する前記ステップは、前記の受けるステップ、前記の送るステップ、及び前記のデジタル化するステップをまた実行するインライン・テスタ上で実行される、請求項３１に記載の方法。
43. 前記第１のデジタル化信号を分析する前記ステップは、アイ・ダイアグラムを発生するステップを含む、請求項３１に記載の方法。
44. 前記第１のデジタル化信号を分析する前記ステップは、ビットエラーレート分析を実行するステップを含む、請求項３１に記載の方法。
45. 前記ビットエラーレート分析を実行する前記ステップは、サンプリング・ポイントのオフセットの関数として実行される、請求項４４に記載の方法。
46. 前記の受けたハイスピード・シリアル・データ信号を逆シリアル化するステップと、前記の逆シリアル化された受けたハイスピード・シリアル・データ信号の関数として、前記の受けたハイスピード・シリアル・データ信号を分析するステップとを更に含む、請求項３１に記載の方法。
47. ミッション環境トランスミッタとミッション環境レシーバとの間のハイスピード・シリアル・リンクをテストする方法であって、
    ミッション環境トランスミッタによって出力されるハイスピード・シリアル・データを受けるためのハイスピード・データ入力と、
    ミッション環境レシーバに前記ハイスピード・シリアル・データを提供するためのハイスピード・データ出力と、
    前記ハイスピード・データ入力から前記ハイスピード・データ出力に損失無く前記ハイスピード・シリアル・データを運ぶための、前記ハイスピード・データ入力と前記ハイスピード・データ出力との間に延びるデータ・パスと、
    前記ハイスピード・シリアル・データの特性を求めることにおいて使用するための、前記ハイスピード・データ入力と通信する測定パスと、
    を備えた物理層テスタを提供するステップと、
    ミッション環境トランスミッタを備えた第１のデバイスと通信するように前記ハイスピード・データ入力を置くステップと、
    前記ミッション環境トランスミッタに対応するミッション環境レシーバを備えた第２のデバイスと通信するように前記ハイスピード・データ出力を置くステップと、
    前記ミッション環境トランスミッタと前記ミッション環境レシーバとの間の前記ハイスピード・シリアル・リンクのテスティングを行うステップと
    を含む、方法。
48. 前記物理層テスタを、前記物理層テスタのためのユーザ・インターフェースを提供する外部デバイスと通信するように置くステップを更に含む、請求項４７に記載の方法。
49. 前記ミッション環境トランスミッタから受けた前記ハイスピード・シリアル・データへ、前記物理層テスタにジッタを注入させるステップを更に含む、請求項４７に記載の方法。
50. 前記テスティングを行う前記ステップは、ミッション環境のハイスピード・シリアル・データに関してテスティングを行うステップを含む、請求項４７に記載の方法。
51. 前記テスティングを行う前記ステップは、前記物理層テスタにアイ・ダイアグラムを発生させるステップを含む、請求項４７に記載の方法。
52. 前記テスティングを行う前記ステップは、前記物理層テスタにビットエラーレート・テスティングを行わせるステップを含む、請求項４７に記載の方法。
53. 前記ハイスピード・データ入力を前記第１のデバイスと通信するように置く前記ステップは、前記ハイスピード・データ入力をマザーボードと接続するステップを含み、前記ハイスピードデータ出力を前記第２のデバイスと通信するように置く前記ステップは、前記ハイスピード・データ入力を周辺ボードに接続するステップを含む、請求項４７に記載の方法。
54. 前記ハイスピード・データ入力を前記第１のデバイスと通信するように置く前記ステップは、前記ハイスピード・データ入力をハイスピード・データ・ストレージ・デバイスに接続するステップを含む、請求項４７に記載の方法。

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