JP4320139B2 - タイミング発生装置、及び試験装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、所望のタイミングで値が変化するタイミング信号を生成するタイミング発生装置、及び電子デバイスを試験する試験装置に関する。特に、本発明は、ジッタの少ないタイミング信号を生成するタイミング発生装置に関する。
【0002】
【従来の技術】
従来、半導体デバイス等の電子デバイスを試験する試験装置は、所望のタイミングを発生するタイミング発生装置を備えている。例えば、当該タイミング発生器が発生したタイミングで、電子デバイスに試験信号を供給していた。当該タイミング発生装置は、基準クロックを受け取り、当該基準クロックを所望の時間遅延させて、所望のタイミングを生成していた。
【0003】
例えば、タイミング発生装置は、基準クロックを受け取り、当該基準クロックを所望の時間だけ遅延させる可変遅延回路部と、当該可変遅延回路部における遅延量を制御するためのリニアライズメモリとを有している。一般に、可変遅延回路部は、複数の遅延素子を有する。リニアライズメモリは、当該可変遅延回路部における所望の遅延量の線形化に対応した遅延設定値を格納する。可変遅延回路は、リニアライズメモリに格納されたデータに基づいて、所定の遅延素子の経路に基準クロックを通過させ、基準クロックを遅延させる。リニアライズメモリに格納されるデータは、複数の遅延素子の設計情報によって予め定められるが、複数の遅延素子の製造バラツキや、使用時の周囲温度等によって、可変遅延回路部における遅延量と、所望の遅延量である遅延設定値との間に誤差が生じてしまう。
【0004】
【発明が解決しようとする課題】
当該誤差は、それぞれの遅延設定値に対して一定とならないため、タイミング発生装置が生成するタイミングにジッタが生じてしまう。このため、当該ジッタを除去したタイミングを生成できるタイミング発生装置が望まれていた。
【0005】
また、当該ジッタを低減するために、タイミング発生器に周波数シンセサイザを設ける場合がある。この場合、周波数シンセサイザは、一定の周期でジッタの少ないタイミングを生成することができるが、リアルタイムに当該周期を変化させることが困難であるという問題が生じる。これらの問題のため、試験装置においては、電子デバイスを精度よく試験することが困難であった。
【0006】
そこで本発明は、上記の課題を解決することのできるタイミング発生装置、及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一の形態においては、所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、基本周波数を有し、かつ基本波形より位相が安定したサンプリングクロックを生成するPLLと、第1基本波形をサンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、第1サンプリング信号に基づいて、タイミング信号を出力する出力部とを備えることを特徴とするタイミング発生装置を提供する。第1基本波形のジッタより大きい時間、サンプリングクロックを遅延させる第1可変遅延回路を更に備え、第1サンプリング部は、サンプリングクロックの前縁における第1基本波形の値を、予め定められた時間だけ保持し、保持した第1基本波形の値を、第1サンプリング信号の値として出力し、第1サンプリング信号に基づいて、タイミング信号を出力する出力部を更に備えてもよい。
【0008】
第1基本波形、又は第1サンプリング信号のいずれかを選択し、選択した第1基本波形、又は第1サンプリング信号を、第1サンプリング信号として出力部に供給する第1選択部を更に備えてよい。また、サンプリングクロックを所望の時間遅延させる第1可変遅延回路を更に備え、第1サンプリング部は、第1可変遅延回路において遅延されたサンプリングクロックに基づいて、第1基本波形をサンプリングしてよい。
【0009】
また、第1サンプリング部が出力した第1サンプリング信号を、所望の時間遅延させる第1の可変遅延回路を更に備え、第1選択部は、第1基本波形、又は第1可変遅延回路が出力した第1サンプリング信号のいずれかを選してよい。
【0011】
第1サンプリング部は、第1基本波形を入力端子に受け取り、サンプリングクロックをクロック端子に受け取り、出力端子の出力を、リセット端子に供給するD−フリップフロップであってよい。
【0012】
また、基本周波数の整数分の1倍、又は整数倍の周波数を有するPLL入力信号を生成する周期生成部を更に備え、PLLは、PLL入力信号に基づいて、PLL入力信号よりジッタが小さく、PLL入力信号と略同一の周期を有するサンプリングクロックを生成する周波数シンセサイザを有してよい。周期生成部は、基準クロックを受け取り、基準クロックの所望のパルスを、PLL入力信号の生成に用いる遅延量を基準クロックの周期で除算した余りを示す値に基づく遅延量だけ遅延させることにより、PLL入力信号を生成し、周波数シンセサイザは、所望の周期の発振信号を生成する発振器と、PLL入力信号の生成に用いる遅延量を基準クロックの周期で除算した余りを示す値の階調数と同一の分周数を有し、PLL入力信号を分周する第1分周器と、階調数の整数倍の分周数を有し、発振信号を分周する第2分周器と、第1分周器において分周されたPLL入力信号と、第2分周器において分周された発振信号との位相差に基づいて、発振器が生成する発振信号の周期を制御する位相比較器とを有してよい。
【0013】
第1波形生成部は、基準クロックを受け取り、基準クロックに基づいて第1基本波形を生成してよい。また、基本周波数の変化タイミングのみで値が変化し、第1基本波形と所定の位相差を有する第2基本波形を生成する第2波形生成部と、第2基本波形を、所定の位相差だけ遅延させたサンプリングクロックでサンプリングした第2サンプリング信号を出力する第2サンプリング部とを更に備え、出力部は、第1サンプリング信号と、第2サンプリング信号とに基づいて、タイミング信号を出力してよい。
【0014】
出力部は、第1サンプリング信号のエッジに応じてH論理を保持し、第2サンプリング信号のエッジに応じてL論理を保持することにより、タイミング信号を生成するラッチ部を有してよい。また、基本周波数の変化タイミングのみで値が変化し、第1基本波形より位相の遅れた第3基本波形を生成する第3波形生成部と、基本周波数の変化タイミングのみで値が変化し、第2基本波形より位相の遅れた第4基本波形を生成する第4波形生成部とを更に備え、第1サンプリング部は、サンプリングクロックに基づいて、第1基本波形及び第3基本波形をインターリーブした信号をサンプリングして、第1サンプリング信号を生成し、第2サンプリング部は、サンプリングクロックに基づいて、第2基本波形及び第4基本波形をインターリーブした信号をサンプリングして、第2サンプリング信号を生成してよい。
【0015】
本発明の第2の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験信号を生成するパターン生成部と、所望のタイミングで変化するタイミング信号を発生するタイミング発生装置と、試験信号を整形し、タイミング信号に基づいて、整形した試験信号を電子デバイスに供給する波形整形部と、試験信号に基づいて、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、タイミング発生装置は、基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、基本周波数を有し、かつ基本波形より位相が安定したサンプリングクロックを生成するPLLと、第1基本波形をサンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、第1サンプリング信号に基づいて、タイミング信号を出力する出力部とを有することを特徴とする試験装置を提供する。
【0016】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【0017】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0018】
図1は、本発明に係る試験装置100の構成の一例を示す。試験装置100は、電子デバイス30を試験する。試験装置100は、パターン発生部10、波形整形部20、タイミング発生装置50、及び判定部40を備える。パターン発生部10は、電子デバイス30を試験するための試験信号を生成し、波形整形部20に供給する。
【0019】
タイミング発生装置50は、所望のタイミングで値が変化するタイミング信号を発生する。タイミング発生装置50は、例えば基準クロックを受け取り、受け取った基準クロックに基づいて当該タイミング信号を生成する。
【0020】
波形整形部20は、受け取った試験信号を整形し、整形した試験信号を電子デバイス30に供給する。波形整形部20は、例えば試験信号を所望のタイミングで電子デバイス30に供給してよい。本例において、波形整形部20は、タイミング発生装置50から受け取ったタイミング信号の値の変化に応じて、当該試験信号を電子デバイス30に供給する。
【0021】
判定部40は、試験信号に基づいて電子デバイス30が出力する出力信号に基づいて、電子デバイス30の良否を判定する。判定部40は、例えば電子デバイス30が試験信号に基づいて出力するべき期待値信号と、電子デバイス30が出力した出力信号とを比較して電子デバイス30の良否を判定してよい。この場合、パターン発生部10は、発生した試験信号に基づいて当該期待値信号を生成し、判定部40に供給してよい。
【0022】
図2は、タイミング発生装置50の構成の一例を示す。タイミング発生装置50は、第1波形生成部60a、第2波形生成部60b、PLL90、周期生成部92、第1可変遅延回路110a、第2可変遅延回路110b、第1サンプリング部112a、第2サンプリング部112b、第1選択部114a、第2選択部114b、及び出力部116を有する。タイミング発生装置50は、電子デバイスの試験サイクルにおいて、タイミング信号におけるパルスの位相をリアルタイムに変動させるRTTC(Real Time Timing Control)モードと、タイミング信号におけるパルスの位相をリアルタイムに変動させないNon RTTCモードとを有する。以下、Non RTTCモードにおける、各構成要素の動作について説明する。
【0023】
第1波形生成部60aは、所望の基本周波数の変化タイミングのみで値が変化する第1基本波形を生成する。本例において、第1波形生成部60aは、基準クロックに基づいて第1基本波形を生成する。例えば、第1波形生成部60aは、基準クロックを遅延させ、基準クロックのパルスのうちの所望のパルスを取り出し、当該基本周波数を有する所望のパターンを、第1基本波形として出力する。
【0024】
周期生成部92は、基準クロックに基づいて、基本周波数の整数倍又は整数分の1倍の周波数を有するPLL入力信号を生成する。周期生成部92は、生成したPLL入力信号をPLL90に供給する。
【0025】
PLL90は、基本周波数の整数倍又は整数分の1倍の周波数を有するPLL入力信号に基づいて、基本周波数の整数倍の周波数を有し、且つ第1基本波形より位相が安定したサンプリングクロックを生成する。つまり、PLL90は、第1基本波形の基本周波数の整数倍又は整数分の1倍の周波数を有するPLL入力信号を受け取り、第1基本波形よりジッタの小さいサンプリングクロックを生成する。PLL90は、図4において後述するように、電圧制御発振器96を有し、ジッタの小さいサンプリングクロックを生成することができる。
【0026】
第1可変遅延回路110aは、当該サンプリングクロックを所望の時間遅延させる。第1可変遅延回路110aは、第1基本波形におけるジッタより大きい時間、当該サンプリングクロックを遅延させる。第1基本波形のジッタは、予め測定してもよく、また第1波形生成部60aの設計情報から算出してよい。第1可変遅延回路110aは、第1基本波形のジッタの最大値より大きい時間、当該サンプリングクロックを遅延させることが好ましい。
【0027】
第1サンプリング部112aは、第1基本波形をサンプリングクロックでサンプリングした第1サンプリング信号を出力する。例えば、第1サンプリング部112aは、第1基本波形をサンプリングクロックで打ち抜いた波形を、第1サンプリング信号として出力する。例えば、第1サンプリング部112aは、サンプリングクロックの前縁における第1基本波形の値を、予め定められた時間だけ保持し、保持した第1基本波形の値を、第1サンプリング信号の値として出力する。所望のパターンを有する第1基本波形を、ジッタの少ないサンプリングクロックでサンプリングすることにより、ジッタが少なく、所望のパターンを有する第1サンプリング信号を生成することができる。
【0028】
第1選択部114aは、第1基本波形、又は第1サンプリング信号のいずれかを選択し、選択した第1基本波形、又は第1サンプリング信号を、第1サンプリング信号として出力部116に供給する。タイミング発生装置50が、Non RTTCモードの場合、第1選択部114aは、第1サンプリング信号を選択する。
【0029】
次に、タイミング発生装置50が、RTTCモードの場合について説明する。第1波形生成部60aは、所望のパターンを有する第1基本波形を出力する。この場合、第1波形生成部60aは、リアルタイムで基準クロックの位相を変化させ、所望のパターンを生成する。つまり、第1基本波形は基本周波数を有さない。第1選択部114aは、第1基本波形を選択し、選択した第1基本波形を出力部116に供給する。
【0030】
本例におけるタイミング発生装置50によれば、精度のよいサンプリング信号を容易に生成することができ、精度のよいタイミング信号を生成できる。また、RTTCモードとNon RTTCモードを有するタイミング発生装置50のハード量を低減することができる。また、出力部116は、セットリセットラッチを有してよい。この場合、セットリセットラッチは、第1選択部114aが選択した信号と、第2選択部114bが選択した信号とに基づいて、タイミング信号を生成する。
【0031】
第2波形生成部60bは、第1波形生成部60bと同様の機能を有する。第2波形生成部60bは、第1波形生成部60aにおける基本周波数と同一の基本周波数の変化タイミングのみで値が変化し、第1基本波形と所定の位相差を有する第2基本波形を生成する。
【0032】
第2可変遅延回路110bは、第1可変遅延回路110aと同様の機能を有する。第2可変遅延回路110bは、サンプリングクロックを所望の時間遅延させる。第2可変遅延回路110bは、第2基本波形におけるジッタより大きい時間、当該サンプリングクロックを遅延させる。例えば、第2可変遅延回路110bは、第2基本波形におけるジッタの最大値と、第1基本波形と第2基本波形との位相差とを足した時間だけ、第サンプリングクロックを遅延させ、第2サンプリング部112bに供給する。
【0033】
第2サンプリング部112bは、第1サンプリング部112aと同様の機能を有する。第2サンプリング112bは、第2基本波形を、第2可変遅延回路110bが出力したサンプリングクロックでサンプリングした第2サンプリング信号を出力する。
【0034】
第2選択部114bは、第1選択部114aと同様の機能を有する。第2選択部114bは、第2基本波形、又は第2サンプリング信号のいずれかを選択し、選択した第2基本波形、又は第2サンプリング信号を、第2サンプリング信号として出力部116に供給する。
【0035】
出力部116は、第1サンプリング信号及び第2サンプリング信号に基づいて、タイミング信号を生成し、生成したタイミング信号を出力する。出力部116は、前述したようにセットリセットラッチを有してよい。出力部116は、第1サンプリング信号のエッジに応じて、タイミング信号の前縁を生成し、第2サンプリング信号のエッジに応じて、タイミング信号の後縁を生成してよい。例えば、出力部116は、第1サンプリング信号のエッジに応じてH論理を保持し、第2サンプリング信号のエッジに応じてL論理を保持することにより、タイミング信号を生成するラッチ部を有してよい。
【0036】
本例におけるタイミング発生装置50によれば、位相の精度のよい前縁及び後縁を有するパルスを容易に生成することができる。
【0037】
図3は、波形生成部60の構成の一例を示す。図2において説明した第1波形生成部60a及び第2波形生成部60bは、波形生成部60と同様の構成を有してよい。波形生成部60は、基準クロックを受け取り、基準クロックの所望のパルスを所望の時間だけ遅延させたパターンを生成する。波形生成部60は、カウンタ62、メモリ(64〜68)、及び可変遅延回路部82を有する。
【0038】
メモリ64は、基準クロックのパルスのうち、いずれのパルスを可変遅延回路部82で遅延させて出力するかを格納する。例えば、メモリ64は、可変遅延回路部82の供給するべき基準クロックのパルスが、何番目のパルスであるかを示す、2進化された整数を格納する。メモリ66は、可変遅延回路部82における遅延量を格納する。メモリ64及びメモリ66は、可変遅延回路部82が出力するべきパルスの、スタート信号に対する遅延量を示すタイミングセット信号を受け取る。メモリ64は、タイミングセット信号が示す遅延量を、基準クロックの周期で除算した値を格納する。メモリ66は、タイミングセット信号が示す遅延量を、基準クロックの周期で除算した余りを示す値を格納する。
【0039】
カウンタ62は、スタート信号が入力されてからの基準クロックのパルス数を計数する。排他論理和回路72は、カウンタ62の値が、メモリ64が格納した値と同一となった場合に、パルスを論理積回路74、フリップフロップ76、及び論理積回路78を介して可変遅延回路部82に供給する。以上により、基準クロックの周期の整数倍の遅延を生成することができる。
【0040】
メモリ68は、可変遅延回路部82の遅延制御情報を格納する。メモリ68は、メモリ66が格納した値に基づく遅延制御情報を、可変遅延回路部82に供給する。可変遅延回路部82は、受け取った遅延制御情報に基づく遅延量だけ、排他論理和回路72から受け取ったパルスを遅延させて出力する。つまり、可変遅延回路部82は、基準クロックの周期以下の遅延量を生成する。以上説明したように、波形生成部60は、所望のタイミングのパルスを有する基本波形を出力することができる。また、タイミング発生装置50がRTTCモードの場合、波形生成部60は、所望のパターンを有する基本波形を生成し、タイミング発生装置50がNon RTTCモードの場合、波形生成部60は、基本周波数を有する基本波形を生成する。
【0041】
図4は、周期生成部92及びPLL90の構成の一例を示す。本例において、タイミング発生装置50は、Non RTTCモードにおいて波形生成部60が生成した基本波形の基本周波数の整数分の1倍、又は整数倍の周波数を有するPLL入力信号を生成する周期生成部92を更に備える。
【0042】
周期生成部92は、予め定められた階調数で基準クロックを変調し、変調した基準クロックの所望のパルスを取り出すことにより、前述したPLL入力信号を生成する。周期生成部92は、第5波形生成部60e、第6波形生成部60f、セットリセットラッチ120、及びバッファ122を有する。第5波形生成部60e及び第6波形生成部60fは、図3に関連して説明した波形生成部60と同一又は同様の機能及び構成を有する。
【0043】
第5波形生成部60eは、基準クロックを受け取り、基準クロックに基づいて所望の周期を有する信号を生成し、第6波形生成部60fは、基準クロックを受け取り、基準クロックに基づいて第5波形生成部60eが生成した信号より位相の遅れた信号を生成する。セットリセットラッチ120は、第5波形生成部60e及び第6波形生成部60fが生成した信号に基づいて、前述したPLL入力信号を生成する。また、セットリセットラッチ120は、生成したPLL入力信号をバッファ122を介してPLL90に供給する。
【0044】
PLL90は、周波数シンセサイザ106を有する。周波数シンセサイザ106は、PLL入力信号に基づいて、PLL入力信号よりジッタが小さく、PLL入力信号と略同一の周期を有するサンプリングクロックを生成する。周波数シンセサイザ106は、発振器96、第1分周器98a、第2分周器98b、位相比較器102、及びフィルタ104を有する。
【0045】
発振器96は、所望の周期の発振信号を生成する。また、第1分周器98aは、周期生成部92における階調数と同一の分周数を有し、PLL入力信号を分周する。また、第2分周器98bは、当該階調数の整数倍の分周数を有し、当該発振信号を分周する。以下、周期生成部92が、当該基本周波数と略同一の周波数を有するPLL入力信号を生成し、第1分周器98a及び第2分周器98bが、当該階調数と同一の分周数を有する場合について説明する。
【0046】
位相比較器102は、第1分周器98aにおいて分周されたPLL入力信号と、第2分周器98bにおいて分周された発振信号との位相差に基づいて、発振器96が生成する発振信号の周期を制御する。つまり、位相比較器102は、当該位相差に基づいて、当該位相差が小さくなるように、発振器96が生成する発振信号の周期を制御する。発振器96は、当該位相差を示す位相差信号をフィルタ96を介して発振器96に供給する。発振器96は例えば制御電圧によって発振周期が変化するリングオシレータであってよい。この場合、位相比較器102は、当該制御電圧を制御することにより、当該発振周期を制御してよい。フィルタ104は、位相差信号を受け取り、位相差信号の所望の周波数成分を発振器96に供給する。
【0047】
本例において、第1分周器98aと第2分周器98bとが、同一の分周数を有するため、発振器96はPLL入力信号と略同一の周波数を有する信号を生成する。PLL90は、発振器96が生成した信号を前述したサンプリング信号として出力する。発振器96であるリングオシレータ等は、ジッタの少ない信号を生成することができる。
【0048】
また、周期生成部92が、基準クロックの周期Tに対し、周期T+rを有するPLL入力信号を生成する場合、周期生成部92は、基準クロックの所望のパルスを、可変遅延回路部82(図3参照)で順にr、2r、3r、・・・と遅延させ、カウンタ62、メモリ64、及び排他論理和回路72(図3参照)で所定パルス数毎にパルスを削除する動作を行う。可変遅延回路部82における遅延量は、それぞれの遅延設定値に対して誤差を有する。可変遅延回路部82における遅延量のそれぞれの誤差が一定で無い場合、PLL入力信号においてジッタが生じる場合がある。しかし、本例においては、第1分周器98aが、周期生成部92における階調数と同一の分周数を有するため、位相比較器102は当該誤差が略一定であるPLL入力信号のパルスのエッジと、発振信号のエッジとを比較することができる。このため、発振器96は、当該誤差によるジッタを低減したサンプリングクロックを生成することができる。
【0049】
また、本例において周波数シンセサイザ90は、PLL入力信号と略同一の周期を有するサンプリングクロックを生成したが、他の例においては、周波数シンセサイザ90は、PLL入力信号の整数倍の周期を有するサンプリングクロックを生成してよい。第1分周器98aの分周数と第2分周器98bの分周数との比を制御することにより、PLL入力信号の整数倍の周期を有し、ジッタの小さいサンプリングクロックを容易に生成することができる。また、本例において第1分周器98aは、当該階調数と同一の分周数を有していたが、他の例においては、第1分周器98aは、階調数より低い分周数を有し、フィルタ104のカットオフ周波数を、当該階調数及び当該分周数に基づく周波数としてもよい。
【0050】
図5は、サンプリング部112の構成の例を示す。図2に関連して説明した第1サンプリング部112a及び第2サンプリング部112bは、サンプリング部112と同一又は同様の機能及び構成を有してよい。
【0051】
図5(a)は、サンプリング部112及び可変遅延回路110の構成の一例を示す。サンプリング部112は、基本波形を入力端子に受け取り、サンプリングクロックをクロック端子に受け取り、出力端子の出力を、リセット端子に供給するD−フリップフロップである。
【0052】
可変遅延回路110は、サンプリングクロックを受け取り、所望の時間遅延させたサンプリングクロックを、サンプリング部112に供給する。また、可変遅延回路110は、基本波形のジッタの最大値より大きい時間、サンプリングクロックを遅延させて、サンプリング部112に供給する。
【0053】
サンプリング部112は、サンプリングクロックのエッジにおける基本波形の値を保持して出力する。また、サンプリング部112は、当該出力をリセット端子にフィードバックし、保持した値をリセットする。つまり、サンプリング部112は、サンプリングクロックのエッジにおける基本波形の値を、当該フィードバック経路における遅延時間だけ保持して、前述したサンプリング信号の値として出力する。
【0054】
サンプリングクロックは、前述したようにジッタの少ないクロックであるため、サンプリング部112が、サンプリングクロックのエッジに基づいて基本波形の値を出力することにより、ジッタの少ないサンプリング信号を生成することができる。
【0055】
図5(b)は、サンプリング部112及び可変遅延回路110の構成の他の例を示す。本例において、可変遅延回路110は、サンプリング部112が出力したサンプリング信号を、所望の時間遅延させる。この場合、図2に関連して説明した選択部114は、基本波形又は可変遅延回路110が出力したサンプリング信号のいずれかを選択する。また、本例において、PLL90(図2参照)における経路遅延量は、基本波形のジッタより大きいことが好ましい。
【0056】
図6は、サンプリング部112における入出力信号を説明する。サンプリング部112は、図6に示す基本波形及びサンプリングクロックを受け取る。基本波形は、図6の斜線部で示すようなジッタを有する。また、基本波形は、図6の実線及び点線で示すパルスで示される基本周波数を有する。図6において点線で示したパルスは、第1波形生成部60a、又は第2波形生成部60bにおいて除去されたパルスである。
【0057】
サンプリングクロックは、可変遅延回路110における遅延量及び/又はPLL90における経路遅延量によって、基本波形より遅れてサンプリング部112に入力される。前述したように、サンプリングクロックは、基本波形のジッタの最大値より大きい時間遅延されて入力されるため、サンプリングクロックの前縁は、基本波形のジッタ成分より遅れている。
【0058】
本例におけるサンプリング部112は、サンプリングクロックの前縁における基本波形の値を、サンプリング信号の値として出力し、前述したフィードバックにより、当該基本波形の値を所望の時間だけ保持する。サンプリングクロックの前縁のタイミングにおいて、基本波形はジッタ成分をほぼ有さないため、サンプリング部112は、所望のパターンを有し、ジッタの少ないサンプリング信号を生成することができる。
【0059】
図7は、タイミング発生装置50の構成の他の例を示す。タイミング発生装置50は、図2に関連して説明したタイミング発生装置50の構成に加え、第3波形生成部60c、第4波形生成部60d、論理和回路118a、及び論理和回路118bを有する。図7において、図2と同一の符号を附した物は、図2に関連して説明した物と同一又は同様の機能及び構成を有する。
【0060】
第3波形生成部60cは、図2に関連して説明した第1波形生成部60aと同一又は同様の機能及び構成を有する。第3波形生成部60cは、基本周波数の変化タイミングのみで値が変化し、第1基本波形より位相の遅れた第3基本波形を生成する。本例において、第3波形生成部60cは、第1基本波形より、半周期位相のおくれた第3基本波形を生成する。
【0061】
論理和回路118aは、第1基本波形と第3基本波形とをインターリーブした信号を生成する。本例において、論理和回路118aは、第1基本波形と第3基本波形との論理和を生成する。
【0062】
第4波形生成部60dは、図2に関連して説明した第2波形生成部60bと同一又は同様の機能及び構成を有する。第4波形生成部60dは、基本周波数の変化タイミングのみで値が変化し、第2基本波形より位相の遅れた第4基本波形を生成する。本例において、第4波形生成部60dは、第2基本波形より、半周期位相のおくれた第4基本波形を生成する。
【0063】
論理和回路118bは、第2基本波形と第4基本波形とをインターリーブした信号を生成する。本例において、論理和回路118bは、第2基本波形と第4基本波形との論理和を生成する。
【0064】
第1サンプリング部112aは、前述したサンプリングクロックに基づいて、第1基本波形と第3基本波形とをインターリーブした信号をサンプリングして、第1サンプリング信号を生成する。また、第2サンプリング部112bは、前述したサンプリングクロックに基づいて、第2基本波形と第4基本波形とをインターリーブした信号をサンプリングして、第3サンプリング信号を生成する。
【0065】
また、PLL90は、基本周波数の2倍の周波数を有するサンプリングクロックを生成する。前述したように、PLL90は、基本周波数の整数倍の周波数を有し、ジッタの少ないサンプリングクロックを容易に生成することができる。出力部116a及び出力部116bは、図2に関連して説明した出力部116と同様の機能を有する。前述したように、出力部116a及び出力部116bは、セットリセットラッチ120を有する。セットリセットラッチ120は、タイミング信号をバッファ112を介して出力する。
【0066】
本例におけるタイミング発生装置50によれば、Non RTTCモードにおいて、高周波数で且つジッタの少ないタイミング信号を容易に生成することができる。また、本例におけるタイミング発生装置50によれば、インターリーブした基本波形をサンプリングすることにより、同一の経路で基本波形をサンプリングすることができるため、複数の経路で基本波形をサンプリングした信号をインターリーブする場合に比べ、経路間のスキューを除去し、精度のよいタイミング信号を生成することができる。
【0067】
図8は、図7に関連して説明したタイミング発生装置50の第1サンプリング部112aの動作を説明する。第1波形生成部60aは、図8に示すような第1基本波形を生成する。第3波形生成部60cは、図8に示すように、第1基本波形に対して半周期位相の遅れた第3基本波形を生成する。図8において、各基本波形のジッタ成分を斜線部で示す。
【0068】
論理和回路118aは、第1基本波形と第3基本波形とをインターリーブしたインターリーブ波形を生成する。第1サンプリング部112aは、図8に示すように基本周波数の2倍の周波数を有するサンプリングクロックを受け取り、受け取ったサンプリングクロックに基づいて、インターリーブ波形をサンプリングする。図2に関連して説明した第1サンプリング部112aと同様に、本例における第1サンプリング112aにおいても、インターリーブ波形のジッタ成分を除去したサンプリング信号を生成することができる。また、図7に関連して説明した第2サンプリング部112bも、図8において説明した第1サンプリング部112aと同様の動作を行う。
【0069】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0070】
【発明の効果】
上記説明から明らかなように、本発明によれば、RTTCモードとNon RTTCモードを有するタイミング発生装置のハード量を低減することができる。また、ジッタを低減したタイミング信号を生成することができる。
【図面の簡単な説明】
【図1】 本発明に係る試験装置100の構成の一例を示す図である。
【図2】 タイミング発生装置50の構成の一例を示す図である。
【図3】 波形生成部60の構成の一例を示す図である。
【図4】 周期生成部92及びPLL90の構成の一例を示す図である。
【図5】 サンプリング部112の構成の例を示す図である。(a)は、サンプリング部112及び可変遅延回路110の構成の一例を示す図である。(b)は、サンプリング部112及び可変遅延回路110の構成の他の例を示す図である。
【図6】 サンプリング部112における入出力信号を説明する図である。
【図7】 タイミング発生装置50の構成の他の例を示す図である。
【図8】 図7に関連して説明したタイミング発生装置50の第1サンプリング部112aの動作を説明する図である。
【符号の説明】
10・・・パターン発生部、20・・・波形整形部、30・・・電子デバイス、40・・・判定部、50・・・タイミング発生装置、60・・・波形生成部、62・・・カウンタ、64〜68・・・メモリ、72・・・排他論理和回路、74、78・・・論理積回路、76・・・フリップフロップ、82・・・可変遅延回路部、90・・・PLL、92・・・周期生成部、94・・・発振器、98・・・分周器、102・・・位相比較器、104・・・フィルタ、106・・・周波数シンセサイザ、110・・・可変遅延回路、112・・・サンプリング部、114・・・選択部、116・・・出力部、118・・・論理和回路、120・・・セットリセットラッチ、122・・・バッファ
Claims (20)
- 所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するPLLと、
前記第1基本波形を前記サンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、
前記第1サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記第1基本波形、又は前記第1サンプリング信号のいずれかを選択し、選択した前記第1基本波形、又は前記第1サンプリング信号を、前記第1サンプリング信号として前記出力部に供給する第1選択部と
を備えることを特徴とするタイミング発生装置。 - 所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するPLLと、
前記第1基本波形を前記サンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、
前記第1サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記サンプリングクロックを所望の時間遅延させる第1可変遅延回路と
を備え、
前記第1サンプリング部は、前記第1可変遅延回路において遅延された前記サンプリングクロックに基づいて、前記第1基本波形をサンプリングすることを特徴とするタイミング発生装置。 - 所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するPLLと、
前記第1基本波形を前記サンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、
前記第1サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記第1サンプリング部が出力した前記第1サンプリング信号を、所望の時間遅延させる第1可変遅延回路と、
前記第1基本波形、又は前記第1可変遅延回路が出力した前記第1サンプリング信号のいずれかを選択し、選択した前記第1基本波形又は前記第1サンプリング信号を、前記第1サンプリング信号として前記出力部に供給する第1選択部と
を備えることを特徴とするタイミング発生装置。 - 所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するPLLと、
前記第1基本波形を前記サンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、
前記第1サンプリング信号に基づいて、前記タイミング信号を出力する出力部と
を備え、
前記第1サンプリング部は、
前記第1基本波形を入力端子に受け取り、
前記サンプリングクロックをクロック端子に受け取り、
出力端子の出力を、リセット端子に供給するD−フリップフロップであることを特徴とするタイミング発生装置。 - 所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するPLLと、
前記第1基本波形を前記サンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、
前記第1サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記基本周波数の整数分の1倍、又は整数倍の周波数を有するPLL入力信号を生成する周期生成部と
を備え、
前記PLLは、PLL入力信号に基づいて、前記PLL入力信号よりジッタが小さく、前記PLL入力信号と略同一の周期を有する前記サンプリングクロックを生成する周波数シンセサイザを有することを特徴とするタイミング発生装置。 - 前記周期生成部は、基準クロックを受け取り、前記基準クロックの所望のパルスを、前記PLL入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値に基づく遅延量だけ遅延させることにより、前記PLL入力信号を生成し、
前記周波数シンセサイザは、
所望の周期の発振信号を生成する発振器と、
前記PLL入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値の階調数と同一の分周数を有し、前記PLL入力信号を分周する第1分周器と、
前記階調数の整数倍の分周数を有し、前記発振信号を分周する第2分周器と、
前記第1分周器において分周された前記PLL入力信号と、前記第2分周器において分周された前記発振信号との位相差に基づいて、前記発振器が生成する前記発振信号の周期を制御する位相比較器と
を有することを特徴とする請求項5に記載のタイミング発生装置。 - 所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するPLLと、
前記第1基本波形を前記サンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、
前記第1サンプリング信号に基づいて、前記タイミング信号を出力する出力部と
を備え、
前記第1波形生成部は、前記基準クロックを受け取り、前記基準クロックに基づいて前記第1基本波形を生成することを特徴とするタイミング発生装置。 - 所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第1基本波形を生成する第1波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するPLLと、
前記第1基本波形を前記サンプリングクロックでサンプリングした第1サンプリング信号を出力する第1サンプリング部と、
前記基本周波数の変化タイミングのみで値が変化し、前記第1基本波形と所定の位相差を有する第2基本波形を生成する第2波形生成部と、
前記第2基本波形を、前記所定の位相差だけ遅延させた前記サンプリングクロックでサンプリングした第2サンプリング信号を出力する第2サンプリング部と、
前記第1サンプリング信号と、前記第2サンプリング信号とに基づいて、前記タイミング信号を出力する出力部と
を備えることを特徴とするタイミング発生装置。 - 前記出力部は、前記第1サンプリング信号のエッジに応じてH論理を保持し、前記第2サンプリング信号のエッジに応じてL論理を保持することにより、前記タイミング信号を生成するラッチ部を有することを特徴とする請求項8に記載のタイミング発生装置。
- 前記基本周波数の変化タイミングのみで値が変化し、前記第1基本波形より位相の遅れた第3基本波形を生成する第3波形生成部と、
前記基本周波数の変化タイミングのみで値が変化し、前記第2基本波形より位相の遅れた第4基本波形を生成する第4波形生成部と
を更に備え、
前記第1サンプリング部は、前記サンプリングクロックに基づいて、前記第1基本波形及び前記第3基本波形をインターリーブした信号をサンプリングして、前記第1サンプリング信号を生成し、
前記第2サンプリング部は、前記サンプリングクロックに基づいて、前記第2基本波形及び前記第4基本波形をインターリーブした信号をサンプリングして、前記第2サンプリング信号を生成することを特徴とする請求項8又は9に記載のタイミング発生装置。 - 前記第1可変遅延回路は、前記第1基本波形のジッタより大きい時間、前記サンプリングクロックを遅延させ、
前記第1サンプリング部は、前記サンプリングクロックの前縁における前記第1基本波形の値を、予め定められた時間だけ保持し、保持した前記第1基本波形の値を、前記第1サンプリング信号の値として出力し、
前記出力部は、前記第1サンプリング信号に基づいて、前記タイミング信号を出力することを特徴とする請求項2又は3に記載のタイミング発生装置。 - 前記第1基本波形、又は前記第1サンプリング信号のいずれかを選択し、選択した前記第1基本波形、又は前記第1サンプリング信号を、前記第1サンプリング信号として前記出力部に供給する第1選択部を更に備えることを特徴とする請求項2に記載のタイミング発生装置。
- 前記第1サンプリング部は、
前記第1基本波形を入力端子に受け取り、
前記サンプリングクロックをクロック端子に受け取り、
出力端子の出力を、リセット端子に供給するD−フリップフロップであることを特徴とする請求項2又は3に記載のタイミング発生装置。 - 前記基本周波数の整数分の1倍、又は整数倍の周波数を有するPLL入力信号を生成する周期生成部を更に備え、
前記PLLは、PLL入力信号に基づいて、前記PLL入力信号よりジッタが小さく、前記PLL入力信号と略同一の周期を有する前記サンプリングクロックを生成する周波数シンセサイザを有することを特徴とする請求項2又は3に記載のタイミング発生装置。 - 前記周期生成部は、基準クロックを受け取り、前記基準クロックの所望のパルスを、前記PLL入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値に基づく遅延量だけ遅延させることにより、前記PLL入力信号を生成し、
前記周波数シンセサイザは、
所望の周期の発振信号を生成する発振器と、
前記PLL入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値の階調数と同一の分周数を有し、前記PLL入力信号を分周する第1分周器と、
前記階調数の整数倍の分周数を有し、前記発振信号を分周する第2分周器と、
前記第1分周器において分周された前記PLL入力信号と、前記第2分周器において分周された前記発振信号との位相差に基づいて、前記発振器が生成する前記発振信号の周期を制御する位相比較器と
を有することを特徴とする請求項14に記載のタイミング発生装置。 - 前記第1波形生成部は、前記基準クロックを受け取り、前記基準クロックに基づいて前記第1基本波形を生成することを特徴とする請求項15に記載のタイミング発生装置。
- 前記基本周波数の変化タイミングのみで値が変化し、前記第1基本波形と所定の位相差を有する第2基本波形を生成する第2波形生成部と、
前記第2基本波形を、前記所定の位相差だけ遅延させた前記サンプリングクロックでサンプリングした第2サンプリング信号を出力する第2サンプリング部と
を更に備え、
前記出力部は、前記第1サンプリング信号と、前記第2サンプリング信号とに基づいて、前記タイミング信号を出力することを特徴とする請求項2又は3に記載のタイミング発生装置。 - 前記出力部は、前記第1サンプリング信号のエッジに応じてH論理を保持し、前記第2サンプリング信号のエッジに応じてL論理を保持することにより、前記タイミング信号を生成するラッチ部を有することを特徴とする請求項17に記載のタイミング発生装置。
- 前記基本周波数の変化タイミングのみで値が変化し、前記第1基本波形より位相の遅れた第3基本波形を生成する第3波形生成部と、
前記基本周波数の変化タイミングのみで値が変化し、前記第2基本波形より位相の遅れた第4基本波形を生成する第4波形生成部と
を更に備え、
前記第1サンプリング部は、前記サンプリングクロックに基づいて、前記第1基本波形及び前記第3基本波形をインターリーブした信号をサンプリングして、前記第1サンプリング信号を生成し、
前記第2サンプリング部は、前記サンプリングクロックに基づいて、前記第2基本波形及び前記第4基本波形をインターリーブした信号をサンプリングして、前記第2サンプリング信号を生成することを特徴とする請求項17又は18に記載のタイミング発生装置。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験信号を生成するパターン生成部と、
所望のタイミングで変化するタイミング信号を発生する請求項1から19のいずれかに記載のタイミング発生装置と、
前記試験信号を整形し、前記タイミング信号に基づいて、整形した前記試験信号を前記電子デバイスに供給する波形整形部と、
前記試験信号に基づいて、前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備えることを特徴とする試験装置。
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