JPH11304888A - 半導体試験装置 - Google Patents

半導体試験装置

Info

Publication number
JPH11304888A
JPH11304888A JP10766198A JP10766198A JPH11304888A JP H11304888 A JPH11304888 A JP H11304888A JP 10766198 A JP10766198 A JP 10766198A JP 10766198 A JP10766198 A JP 10766198A JP H11304888 A JPH11304888 A JP H11304888A
Authority
JP
Japan
Prior art keywords
delay
pulse signal
variable delay
reset
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10766198A
Other languages
English (en)
Inventor
Toshiaki Misono
Katsumi Ochiai
俊明 御園
克己 落合
Original Assignee
Advantest Corp
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp, 株式会社アドバンテスト filed Critical Advantest Corp
Priority to JP10766198A priority Critical patent/JPH11304888A/ja
Publication of JPH11304888A publication Critical patent/JPH11304888A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 – G06F13/00 and G06F21/00
    • G06F1/02Digital function generators
    • G06F1/025Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuit
    • G01R31/31917Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922Timing generation or clock distribution
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Abstract

(57)【要約】 【課題】可変遅延手段を備え、インターリーブ構成で遅
延パルス信号を発生する半導体試験装置において、発生
出力する遅延パルス信号のタイミング精度を一層向上可
能な半導体試験装置を提供する。 【解決手段】インターリーブ相数L構成により波形整形
した試験波形を発生する半導体試験装置において、1つ
の可変遅延手段によりL相からの遅延情報を受けて、遅
延情報に対応する遅延パルス信号を順次生成して出力す
る半導体試験装置

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、可変遅延手段を
備え、インターリーブ構成で遅延パルス信号を発生する
半導体試験装置において、発生出力する遅延パルス信号
のタイミング精度向上に関する。特に、被試験デバイス
へ供給する試験周波数が高い試験波形信号のタイミング
精度向上に関する。

【0002】

【従来の技術】従来技術について図5〜図7を参照して
以下に説明する。先ず、概要について図5を参照して簡
単に説明する。これはパーピン・アーキテクチャ形態の
半導体試験装置の試験波形発生部が複数Nチャンネル、
例えば1000チャンネル有している。尚、半導体試験
装置は公知であり技術的に良く知られている為、半導体
試験装置全体の概要説明については省略する。

【0003】1チャンネルの主な内部構成は、図5
(a)に示すように、パターン発生部PGと、セットパ
ルス生成部と、リセットパルス生成部と、フリップ・フ
ロップ70と、ドライバで成る。パターン発生部PGは
試験パターンを発生し、波形整形した信号を出力する。
セットパルス生成部はリセットパルス生成部と同じ機能
要素であり、PGからの信号を受けて、図5(b)に示
すように、所定タイミングのセットパルス信号SP10
を出力する。リセットパルス生成部は同様に所定タイミ
ングのリセットパルス信号RP11を出力する。フリッ
プ・フロップ70は上記両パルスを受けて被試験デバイ
ス(DUT)へ印加する試験波形W1を生成して出力す
る。

【0004】次に、一方のセットパルス生成部の内部構
成について、図6を参照して説明する。ここでインター
リーブ構成の相数(way)をL相とする。この構成では
4相(way)のインターリーブ構成とした一例である。
他に試験速度によっては、インターリーブなし、あるい
はL=2相、8相等のインターリーブ構成のものもあ
る。この図では、試験周波数が高い高速の試験波形の発
生の場合として、L=4相構成の例である。例えば最大
の試験周期(テストレート)が500MHzの場合は、
1/4の125MHzの低速となり、実用的に回路を構
成容易となる。しかしながら、回路規模は4倍に増加す
る。尚、リセットパルス生成部側の内部構成は、セット
パルス生成部と同様であるので、その説明については省
略する。

【0005】4相インターリーブ構成に対応して、パタ
ーン発生部PG側も4相インターリーブ構成であり、P
G1〜PG4で成り、各出力端からセットパルス生成
部、及びリセットパルス生成部の対応するTGD1〜T
GD4の入力端へセット又はリセットパターン情報を供
給している。

【0006】セットパルス生成部は、4チャンネルのタ
イミングパルス発生部で成り、その1チャンネルの内部
構成は、タイミング発生・デジタル部TGD1と、パル
ス化手段28と、可変遅延手段29とで成る。

【0007】タイミング発生・デジタル部TGD1は、
パターン発生部PGからのセットパターン情報を受け
て、例えばテストレート毎に遅延情報、即ちセット信号
(パルス起動情報)G1と、Mビット幅の高分解能遅延
データHR1を発生する。ここでMビット幅はシステム
仕様の遅延分解能によって異なるが、例えば10ビット
幅のデータである。

【0008】パルス化手段28は、上記タイミング発生
・デジタル部TGD1からのセット信号G1を受けて、
所定の狭パルス幅に整形したパルス信号P1を出力す
る。

【0009】可変遅延手段29は、図7(a)の内部構
成に示すように、微小可変遅延回路38であって、クロ
ックTclk1の周期時間程度の可変遅延量、例えば8ナノ
秒程度を備えている。これは半導体試験装置で良く用い
られる周知の可変遅延回路であり、上記高分解能遅延デ
ータHR1を受けて、例えば数十ピコ秒分解能で、パル
ス信号P1を所定時間遅延したセットパルス信号SP1
を出力する。このセットパルス信号SP1は、最終的に
DUTに印加される波形信号の立上がりエッジのタイミ
ングを決定している。

【0010】OR手段27は、上述した4チャンネルの
タイミングパルス発生部から出力されるセットパルス信
号SP1〜SP4を受けて、論理和したセットパルス信
号SP10を出力する。

【0011】フリップ・フロップ70は、セット/リセ
ット型のフリップ・フロップ、例えばRSフリップ・フ
ロップであり、上記セットパルス生成部からのセットパ
ルス信号SP10をセット入力端に受けて、出力状態を
ハイレベルにセットし、同様に、リセットパルス生成部
からのリセットパルス信号RP11をリセット入力端に
受けて、出力状態をローレベルにリセットした試験波形
W1を生成し、ドライバを介してDUTへ供給、あるい
はその他へ供給する。

【0012】

【発明が解決しようとする課題】ところで、上述説明し
た従来構成においては、生成された試験波形W1におい
てタイミング精度上の難点がある。即ち、インターリー
ブの各4相の個々において、各々に可変遅延手段29を
備え、これにより所定タイミングのセットパルス信号S
P1〜SP4を生成している。各4相の可変遅延手段2
9は全く同一ではない為、最小遅延分解能のばらつきを
有したセットパルス信号SP1〜SP4となる。これに
伴って、図7(b)のBに示すように、相対的なタイミ
ング変動、即ちインターリーブ・ジッタを生じる。この
ジッタ量は最大で最小分解能×2の値となる。例えば5
0ピコ秒分解能と仮定すると、最大100ピコ秒のジッ
タを生じる。このジッタはリセット側についても同様に
発生する。更に、環境温度の変動によってインターリー
ブ間の遅延量が変わる難点がある。これらの観点から1
つのテスタチャンネルからDUTへ印加する試験波形自
体に、インターリーブ・ジッタや相対的なタイミング変
動を生じる為好ましくない。半導体試験装置におけるタ
イミング精度は最も重要な性能要素であり、上記インタ
ーリーブ・ジッタや相対的なタイミング変動を生じるこ
とは、実用上の難点である。また、可変遅延手段29を
各4相に各々備えることは数百チャンネル以上ものテス
タチャンネルを有する為、回路規模が増大するという難
点もある。そこで、本発明が解決しようとする課題は、
可変遅延手段を備え、インターリーブ構成で遅延パルス
信号を発生する半導体試験装置において、発生出力する
遅延パルス信号のタイミング精度を一層向上可能な半導
体試験装置を提供することである。

【0013】

【課題を解決するための手段】第1に、上記課題を解決
するための発明構成は、インターリーブ相数L(Lは2
以上の数)構成により波形整形した高速の試験波形W1
を発生する半導体試験装置において、1つの可変遅延手
段30bにより各インターリーブ相からの遅延情報(例
えば高分解能遅延データHR1〜HR4とセット信号G
1〜G4)を受けて、遅延情報に対応する遅延パルス信
号(例えばセットパルス信号SP1、リセットパルス信
号RP1)を順次生成して出力することを特徴とする半
導体試験装置である。上記発明によれば、可変遅延手段
を備え、インターリーブ構成で遅延パルス信号及び、こ
の遅延パルス信号を用いてDUTその他へ供給する試験
波形を発生する半導体試験装置において、発生出力する
遅延パルス信号のタイミング精度、即ちインターリーブ
・ジッタや相対的なタイミング変動を一層向上可能で、
かつ比較的安価な半導体試験装置が実現できる。

【0014】また、インターリーブ相数L構成により波
形整形した高速の試験波形W1を発生する半導体試験装
置において、一方のセット側におけるL相からの遅延情
報を1つの可変遅延手段30bで受けて、遅延情報に対
応するセットパルス信号SP1を順次生成出力し、セッ
ト/リセット型のフリップ・フロップ70のセット入力
端に供給し、他方のリセット側におけるL相からの遅延
情報を1つの可変遅延手段30bで受けて、遅延情報に
対応するリセットパルス信号RP1を順次生成出力し、
セット/リセット型のフリップ・フロップ70のリセッ
ト入力端に供給して、波形整形した高速の試験波形W1
を発生出力することを特徴とする半導体試験装置があ
る。

【0015】第1図と第2図は、本発明に係る解決手段
を示している。第2に、上記課題を解決するために、本
発明の構成では、インターリーブ相数L構成により波形
整形した高速の試験波形W1を発生する半導体試験装置
において、各インターリーブ相から出力される高分解能
遅延データHR1〜HR4とパルス起動情報(例えばセ
ット信号G1〜G4)とを受けて、一方のセット側のセ
ットパルス信号SP1の生成において、1つの可変遅延
手段30bを用い、順次高分解能遅延データHR1〜H
R4を可変遅延手段30bへ供給して、可変遅延手段3
0bから出力されるL相分のセットパルス信号SP1を
セット/リセット型のフリップ・フロップ70のセット
入力端に供給する手段を具備し、各インターリーブ相か
ら出力される高分解能遅延データHR1〜HR4とパル
ス起動情報(例えばセット信号G1〜G4)とを受け
て、他方のリセット側のリセットパルス信号RP1の生
成において、1つの可変遅延手段30bを用い、順次高
分解能遅延データHR1〜HR4を可変遅延手段30b
へ供給して、可変遅延手段30bから出力されるL相分
のリセットパルス信号RP1をセット/リセット型のフ
リップ・フロップのリセット入力端に供給する手段を具
備することを特徴とする半導体試験装置がある。

【0016】また、インターリーブ相数L構成により所
定遅延量に遅延したパルス信号を発生する遅延パルス発
生部(例えばセットパルス生成部、リセットパルス生成
部等)を備える半導体試験装置において、インターリー
ブ相数L構成からの各遅延情報を1つの可変遅延手段3
0bで受けて、遅延情報に対応する遅延パルス信号(例
えばセットパルス信号SP1)を可変遅延手段30bか
ら順次生成して出力することを特徴とする半導体試験装
置がある。

【0017】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【0018】本発明について図1〜図4を参照して以下
に説明する。図1は、本発明の一実施例を示す1チャン
ネルの試験波形の発生構成図であり、4相のインターリ
ーブ構成例としたセットパルス生成部の内部構成図であ
る。この図で、リセットパルス生成部側の内部構成は、
セットパルス生成部と同様であるので、その説明につい
ては省略する。尚、従来構成に対応する要素は同一符号
を付す。

【0019】セットパルス生成部の内部構成は、図1に
示すように、タイミングデータ発生部と、タイミングデ
ータ選択部と、パルス化手段28と、可変遅延手段30
bとで成る。タイミングデータ発生部はタイミング発生
・デジタル部TGD1〜TGD4で成り、タイミングデ
ータ選択部はマルチプレクサ(MUX)21,22と、
カウンタ23と、フリップ・フロップ25とで成る。本
発明の構成は、従来の各相毎に備えていた4つの可変遅
延手段29を1つにし、代わりにタイミングデータ選択
部を備える構成としている。また、タイミングデータ選
択部以後はインターリーブしない為にクロックTclk1の
4倍のクロックTclk2を用いる。

【0020】タイミングデータ発生部は従来と同様であ
り、各相毎に有するタイミング発生・デジタル部TGD
1〜TGD4からの個別の遅延情報、即ちセット信号G
1〜G4をMUX21へ供給し、及びMビット幅の高分
解能遅延データHR1〜HR4をMUX22へ供給す
る。

【0021】MUX21は、4入力1出力型のマルチプ
レクサであり、カウンタ23からの選択信号23aを受
けて、これに対応するセット信号G1〜G4の何れかを
選択して出力する。これをフリップ・フロップ25で受
けて、4倍のクロックTclk2に同期(リタイミング)し
たセット信号G6を出力する。このフリップ・フロップ
25の出力端において、どのインターリーブ相に係わら
ず、同じタイミングの信号が出力される。

【0022】MUX22は、4入力1出力型のマルチプ
レクサをMチャンネル備える構成で成り、上記同様に、
カウンタ23からの選択信号23aを受けて、これに対
応する高分解能遅延データHR1〜HR4の何れかを選
択したMビット幅の選択遅延データHR5を可変遅延手
段30bへ供給する。

【0023】カウンタ23は、インターリーブ相数が4
相であるから、2ビットのバイナリカウンタであり、可
変遅延手段30bの出力端からのセットパルス信号SP
1をクロック入力端に受けて計数動作する。これにより
タイミング発生・デジタル部TGD1〜TGD4からの
信号をMUX21、22により順次切替え制御する。

【0024】パルス化手段28は、上記セット信号G6
を受けて、4倍のクロックTclk2に同期したパルス信号
P1に変換して出力する。この結果、どのインターリー
ブ相の信号に係わらず、同じタイミングのパルスが出力
される利点が得られる。即ち、これによりインターリー
ブ・ジッタが解消されることとなる。

【0025】本発明の可変遅延手段30bは従来の可変
遅延手段29と少し異なる。即ち、その内部構成は、図
2に示すように、フリップ・フロップ32,33,34
とマルチプレクサ(MUX)35と、ゲート手段37
と、微小可変遅延回路38bとで成る。

【0026】フリップ・フロップ32,33,34とマ
ルチプレクサ(MUX)35とは、クロックTclk2単位
時間(例えば2ナノ秒)の遅延量を担当するものであ
る。即ち、図2(b)に示すように、入力のパルス信号
P1をクロックTclk2で順次シフトしたパルス信号P
1、P2、P3、P4をMUX35の選択入力端へ供給
し、選択遅延データHR5の上位2ビットをMUX35
の選択制御入力端へ供給する。テストレートの周波数が
クロックTclk2と同じ最高周波数の場合には、Tclk2毎
に連続してMビット幅の選択遅延データHR5が与えら
れ、図2(b)に示す選択パルス信号P5のように連続
して選択出力される。

【0027】ゲート手段37は、上記選択パルス信号P
5を受けて、REFCLKによりパルスに変換したパル
ス化信号P6を微小可変遅延回路38bへ供給する。
尚、REFCLKは、これにより試験波形のセット側の
エッジが決まる為に、高安定な基準となるタイミングク
ロックを使用する。

【0028】一方、後段の微小可変遅延回路38bは、
クロックTclk2周期時間未満の小さな可変遅延量、例え
ば約2ナノ秒程度を備えれば良い。これは、上記パルス
化信号P6を受け、選択遅延データHR5の下位M−2
ビットを受けて、所定に遅延したセットパルス信号SP
1を出力する。この結果、従来より1/4程度の微少可
変遅延回路を備えれば良いこととなる。更に、この遅延
回路が安価にできる。ここで、遅延素子は、周知のよう
に、LSIの数十ピコ秒程度のゲートを用い、このゲー
トを多数段直列接続して実現している。この為、温度依
存性があるが、本発明では1/4程度の微少可変遅延回
路を備えるのみである為に、この温度依存性も1/4程
度に減少できる大きな利点が得られる。更に、隣接する
パルス信号との干渉に伴い、遅延素子内を通過して累積
される極小なジッタの発生も、ほぼ1/4に低減できる
大きな利点が得られる。

【0029】尚、クロックTclk2は、図4(a)に示す
ように、クロックTclk1を用いて4逓倍して発生する方
法がある。もし、4倍のクロックTclk2がある場合は、
図4(b)に示すように、これを1/4に分周してクロ
ックTclk1としても良い。

【0030】次に、図3のタイミング図を示して、連続
するインターリーブ動作を説明する。この図では、4相
インターリーブが図3A,B,C,Dの順で繰返し動作
するものとする。このとき、最初の#1の高分解能遅延
データHR1を(8nS×0+2nS×2+1nS)とし、以
後#2のHR2を(8nS×3+2nS×0+0.5nS)と
し、#3のHR3を(8nS×2+2nS×1+0.5nS)
とし、#4のHR4を(8nS×1+2nS×3+0nS)と
し、#5のHR1を(8nS×0+2nS×0+0nS)とす
る。上記のときカウンタ23aの選択状態は図3Eに示
すように、HR1、HR2、HR3、HR4、HR1を
選択するものとする。

【0031】ここで上記高分解能遅延データHR1〜H
R4の各実データ値の中で8nSの項は、タイミング発生
部側のTGD1〜TGD4によるTclk1単位の遅延量で
あり、遅延されたセット信号G1〜G4の位置が、8nS
単位の遅延項を示している。また、高分解能遅延データ
HR1〜HR4の各実データ値の中で2番目の2nSの項
は、図2に示す選択遅延データHR5の上位2ビットに
相当し、Tclk2単位、即ち2nS単位に遅延したパルス化
信号P6(図3G参照)となる。また、高分解能遅延デ
ータHR1〜HR4の各実データ値の中で3番目の2nS
未満の項は、図2に示す選択遅延データHR5の下位M
−2ビットに相当し、微小可変遅延回路38bで遅延し
たセットパルス信号SP1(図3H参照)となる。

【0032】上記図3のタイミング説明から判るよう
に、1つの微小可変遅延回路38bを用いて動作可能で
あることが判る。つまり、本発明では、4相にインター
リーブされた各高分解能遅延データHR1〜HR4を受
けて、1つの微小可変遅延回路38bで、各々所定に遅
延したセットパルス信号SP1を生成でき、回路規模を
低減できることが判る。

【0033】尚、本発明の構成は、上述実施の形態に限
るものではない。例えばL=4相インターリーブを所望
の相数(2以上の整数)とし、この相数に対応するよう
に構成しても良い。また、所望により、図2の微小可変
遅延回路38bの代わりに、図7に示す微小可変遅延回
路38を用いても良い。また、フリップ・フロップ3
2,33,34をシフトレジスタに置換えても良い。

【0034】また、上述実施の発生形態以外に、半導体
試験装置内には可変遅延手段を備え、インターリーブ構
成で所定に遅延した遅延パルス信号を発生する遅延パル
ス発生部がある。この遅延パルス発生部に対しても、図
8の構成に示すように、インターリーブ相数L構成に対
して、1つの可変遅延手段を備え、これによりL相から
の各遅延情報を受けて、この遅延情報に対応するパルス
信号SP1を1つの可変遅延手段30bから順次発生し
ても良く、同様にして適用可能である。

【0035】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、インターリーブの各相が出力する高分解能遅延
データHR1〜HR4を順次切替えて可変遅延手段30
bへ供給するように構成し、この高分解能遅延データH
R1〜HR4に対応した遅延量で順次セットパルス信号
SP1を出力する可変遅延手段30bを具備する構成と
したことにより、1系統の可変遅延手段30bを用いて
実現可能となる。この結果、従来のようなインターリー
ブ・ジッタや相対的なタイミング変動を大幅に低減で
き、半導体試験装置におけるタイミング精度を一層向上
可能となる大きな利点が得られる。更に、1系統の可変
遅延手段30bで良く、かつ、例えば相数L=4相イン
ターリーブの場合は1/4程度の微少可変遅延回路を備
えれば良いので可変遅延手段30bの回路規模が従来比
で1/16程度に大幅に低減でき、安価に実現できる大
きな利点も得られる。更に、微少可変遅延回路の温度依
存性も、およそ1/4に低減できる大きな利点が得られ
る。従って本発明の技術的効果は大であり、産業上の経
済効果も大である。

【図面の簡単な説明】

【図1】本発明の、4相インターリーブ時における試験
波形発生部の構成例である。

【図2】図1の可変遅延手段の具体構成例と、タイムチ
ャートである。

【図3】図1、図2の動作を説明するタイムチャートで
ある。

【図4】クロック発生の構成例である。

【図5】従来の、試験波形発生に係る概念構成と、タイ
ムチャートである。

【図6】従来の、試験波形発生部の4相インターリーブ
時における構成例である。

【図7】従来の、可変遅延手段の構成例と、試験波形の
出力を説明するタイムチャートである。

【図8】本発明の、4相インターリーブ時における遅延
パルス発生部の構成例である。

【符号の説明】

TGD1〜TGD4 タイミング発生・デジタル部 21,22,35 マルチプレクサ(MUX) 23 カウンタ 25,32,33,34 フリップ・フロップ 27 OR手段 28 パルス化手段 29,30b 可変遅延手段 37 ゲート手段 38,38b 微小可変遅延回路 70 フリップ・フロップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 インターリーブ相数L(Lは2以上の
    数)構成により波形整形した試験波形を発生する半導体
    試験装置において、1つの可変遅延手段により該各イン
    ターリーブ相からの遅延情報を受けて、該遅延情報に対
    応する遅延パルス信号を順次生成して出力することを特
    徴とする半導体試験装置。
  2. 【請求項2】 インターリーブ相数L構成により波形整
    形した試験波形を発生する半導体試験装置において、一
    方のセット側におけるL相からの遅延情報を1つの可変
    遅延手段で受けて、該遅延情報に対応するセットパルス
    信号を順次生成出力し、セット/リセット型のフリップ
    ・フロップのセット入力端に供給し、他方のリセット側
    におけるL相からの遅延情報を1つの可変遅延手段で受
    けて、該遅延情報に対応するリセットパルス信号を順次
    生成出力し、セット/リセット型の該フリップ・フロッ
    プのリセット入力端に供給して、波形整形した試験波形
    を発生出力することを特徴とする半導体試験装置。
  3. 【請求項3】 インターリーブ相数L構成により波形整
    形した試験波形を発生する半導体試験装置において、 各インターリーブ相から出力される高分解能遅延データ
    とパルス起動情報とを受けて、一方のセット側のセット
    パルス信号の生成において、1つの可変遅延手段を用
    い、順次該高分解能遅延データを該可変遅延手段へ供給
    して、該可変遅延手段から出力されるセットパルス信号
    をセット/リセット型のフリップ・フロップのセット入
    力端に供給する手段と、 各インターリーブ相から出力される高分解能遅延データ
    とパルス起動情報とを受けて、他方のリセット側のリセ
    ットパルス信号の生成において、1つの可変遅延手段を
    用い、順次該高分解能遅延データを該可変遅延手段へ供
    給して、該可変遅延手段から出力されるリセットパルス
    信号をセット/リセット型のフリップ・フロップのリセ
    ット入力端に供給する手段と、 を具備していることを特徴とする半導体試験装置。
  4. 【請求項4】 インターリーブ相数L構成により所定遅
    延量に遅延したパルス信号を発生する遅延パルス発生部
    を備える半導体試験装置において、インターリーブ相数
    L構成からの各遅延情報を1つの可変遅延手段で受け
    て、該遅延情報に対応する遅延パルス信号を該可変遅延
    手段から順次生成して出力することを特徴とする半導体
    試験装置。
JP10766198A 1998-04-17 1998-04-17 半導体試験装置 Withdrawn JPH11304888A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10766198A JPH11304888A (ja) 1998-04-17 1998-04-17 半導体試験装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP10766198A JPH11304888A (ja) 1998-04-17 1998-04-17 半導体試験装置
TW88104717A TW429322B (en) 1998-04-17 1999-03-25 Semiconductor test system
US09/289,201 US6058057A (en) 1998-04-17 1999-04-09 Timing generator for semiconductor test system
KR1019990013086A KR100326131B1 (ko) 1998-04-17 1999-04-14 반도체 시험 장치
DE1999117320 DE19917320C2 (de) 1998-04-17 1999-04-16 Taktgenerator für ein Halbleiter-Prüfsystem

Publications (1)

Publication Number Publication Date
JPH11304888A true JPH11304888A (ja) 1999-11-05

Family

ID=14464823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10766198A Withdrawn JPH11304888A (ja) 1998-04-17 1998-04-17 半導体試験装置

Country Status (5)

Country Link
US (1) US6058057A (ja)
JP (1) JPH11304888A (ja)
KR (1) KR100326131B1 (ja)
DE (1) DE19917320C2 (ja)
TW (1) TW429322B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005026755A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 試験装置
WO2005026758A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 試験装置
WO2005026757A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 試験装置及び書込制御回路
JP2005159963A (ja) * 2003-11-28 2005-06-16 Advantest Corp 高周波遅延回路、及び試験装置
US6980036B2 (en) 2002-10-01 2005-12-27 Samsung Electronics, Co., Ltd. Semiconductor device comprising frequency multiplier of external clock and output buffer of test data and semiconductor test method
WO2006041063A1 (ja) * 2004-10-13 2006-04-20 Advantest Corporation タイミング発生器、及び試験装置
JP2007267096A (ja) * 2006-03-29 2007-10-11 Ntt Electornics Corp 信号伝達回路
JP2008236100A (ja) * 2007-03-19 2008-10-02 Yokogawa Electric Corp 遅延信号発生回路
JPWO2006134837A1 (ja) * 2005-06-17 2009-01-08 株式会社アドバンテスト 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス
US7526107B2 (en) 2004-02-27 2009-04-28 Fujifilm Corporation Card issuing system, card issuing method, and machine readable medium storing thereon card issuing program
US7973584B2 (en) 2008-09-04 2011-07-05 Advantest Corporation Waveform generator

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW422927B (en) * 1998-02-09 2001-02-21 Advantest Corp Test apparatus for semiconductor device
JP2000306399A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 半導体装置
US6622107B1 (en) * 2000-08-25 2003-09-16 Nptest Llc Edge placement and jitter measurement for electronic elements
WO2003023963A1 (en) * 2001-09-07 2003-03-20 Xtremespectrum, Inc. A fast mono-cycle generating circuit using full rail swing logic circuits
JP4279489B2 (ja) * 2001-11-08 2009-06-17 株式会社アドバンテスト タイミング発生器、及び試験装置
US6934896B2 (en) * 2001-12-31 2005-08-23 Advantest Corp. Time shift circuit for functional and AC parametric test
DE10206249B4 (de) * 2002-02-15 2004-04-29 Infineon Technologies Ag Verfahren zum Erzeugen von Testsignalen für eine integrierte Schaltung sowie Testlogik
JP3932104B2 (ja) * 2002-03-20 2007-06-20 株式会社デンソー 車両用交流発電機装置及びその製造方法
US7461314B2 (en) * 2003-06-06 2008-12-02 Advantest Corporation Test device
JP2006012046A (ja) * 2004-06-29 2006-01-12 Oki Electric Ind Co Ltd システムlsi
US7296195B2 (en) * 2005-05-02 2007-11-13 Credence Systems Corporation Bit synchronization for high-speed serial device testing
US7375570B2 (en) * 2005-06-15 2008-05-20 Lsi Logic Corporation High-speed TDF testing on low cost testers using on-chip pulse generators and dual ATE references for rapidchip and ASIC devices
KR100735017B1 (ko) * 2005-08-22 2007-07-03 삼성전자주식회사 반도체 장치 및 이 장치의 테스트 방법
JP4704184B2 (ja) * 2005-10-27 2011-06-15 株式会社アドバンテスト 試験装置及び試験方法
US7404441B2 (en) * 2006-02-27 2008-07-29 Geosierra, Llc Hydraulic feature initiation and propagation control in unconsolidated and weakly cemented sediments
US7539592B2 (en) * 2007-03-23 2009-05-26 Advantest Corporation Test apparatus and electronic device
US7863931B1 (en) * 2007-11-14 2011-01-04 Lattice Semiconductor Corporation Flexible delay cell architecture
US8907681B2 (en) 2011-03-11 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Timing skew characterization apparatus and method
JP5717897B2 (ja) * 2014-03-14 2015-05-13 キヤノン株式会社 情報処理装置又は情報処理方法
EP3232278B1 (en) 2016-04-11 2020-03-18 NXP USA, Inc. Calibration method and apparatus for high tdc resolution

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3049343B2 (ja) * 1991-11-25 2000-06-05 安藤電気株式会社 メモリ試験装置
JP3591657B2 (ja) * 1993-10-13 2004-11-24 株式会社アドバンテスト 半導体ic試験装置
JP3633988B2 (ja) * 1994-09-19 2005-03-30 株式会社アドバンテスト 半導体ic試験装置のタイミングエッジ生成回路

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6980036B2 (en) 2002-10-01 2005-12-27 Samsung Electronics, Co., Ltd. Semiconductor device comprising frequency multiplier of external clock and output buffer of test data and semiconductor test method
US7142003B2 (en) 2003-09-12 2006-11-28 Advantest Corporation Test apparatus
WO2005026758A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 試験装置
WO2005026757A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 試験装置及び書込制御回路
CN100434927C (zh) * 2003-09-12 2008-11-19 爱德万测试株式会社 测试装置以及写入控制电路
US7222275B2 (en) 2003-09-12 2007-05-22 Advantest Corporation Test apparatus and writing control circuit
US7157916B2 (en) 2003-09-12 2007-01-02 Advantest Corporation Test apparatus for testing an electronic device
WO2005026755A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 試験装置
JP2005159963A (ja) * 2003-11-28 2005-06-16 Advantest Corp 高周波遅延回路、及び試験装置
US7526107B2 (en) 2004-02-27 2009-04-28 Fujifilm Corporation Card issuing system, card issuing method, and machine readable medium storing thereon card issuing program
WO2006041063A1 (ja) * 2004-10-13 2006-04-20 Advantest Corporation タイミング発生器、及び試験装置
JP2006112873A (ja) * 2004-10-13 2006-04-27 Advantest Corp タイミング発生器、及び試験装置
US7557560B2 (en) 2004-10-13 2009-07-07 Advantest Corporation Timing generator and test device
JP4850176B2 (ja) * 2005-06-17 2012-01-11 株式会社アドバンテスト 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス
JPWO2006134837A1 (ja) * 2005-06-17 2009-01-08 株式会社アドバンテスト 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス
JP2007267096A (ja) * 2006-03-29 2007-10-11 Ntt Electornics Corp 信号伝達回路
JP2008236100A (ja) * 2007-03-19 2008-10-02 Yokogawa Electric Corp 遅延信号発生回路
US7973584B2 (en) 2008-09-04 2011-07-05 Advantest Corporation Waveform generator
JPWO2010026616A1 (ja) * 2008-09-04 2012-01-26 株式会社アドバンテスト 波形発生器およびそれを用いた試験装置

Also Published As

Publication number Publication date
KR19990083175A (ko) 1999-11-25
US6058057A (en) 2000-05-02
TW429322B (en) 2001-04-11
DE19917320C2 (de) 2003-03-20
DE19917320A1 (de) 1999-10-21
KR100326131B1 (ko) 2002-02-27

Similar Documents

Publication Publication Date Title
KR100600038B1 (ko) 고 채널밀도를 가진 저비용 cmos 테스터
JP3047280B2 (ja) タイミング・アナライザ
EP0711472B1 (en) Clock phase shifting method and apparatus
EP1985019B1 (en) Time-to-digital conversion with delay contribution determination of delay elements
US5477139A (en) Event sequencer for automatic test equipment
US6877123B2 (en) Scan clock circuit and method therefor
DE4206082C1 (ja)
US7791525B2 (en) Time-to-digital conversion with calibration pulse injection
US5854797A (en) Tester with fast refire recovery time
KR100919087B1 (ko) 위상 로크 루프 회로, 지연 로크 루프 회로, 타이밍발생기, 반도체 시험 장치 및 반도체 집적 회로
US5166959A (en) Picosecond event timer
JP4977217B2 (ja) 半導体試験装置
US6243841B1 (en) Automated test and evaluation sampling system and method
US5623223A (en) Glitchless clock switching circuit
FI88837B (fi) Frekvensdividering med udda tal och decimaltal
US7378893B1 (en) Circuit and method for digital delay and circuits incorporating the same
JP2954070B2 (ja) デジタルpll回路
DE112004001067B4 (de) Mehrtakterzeuger mit programmierbarer Taktverzögerung
JP2930978B2 (ja) クロック信号を同期させる装置
Chen et al. A low-cost low-power CMOS time-to-digital converter based on pulse stretching
EP1548543B1 (en) Low jitter direct digital synthesizer
KR100252063B1 (ko) 글리치가 없는 클럭 인에이블 회로
US4853653A (en) Multiple input clock selector
KR101243627B1 (ko) 위상 변이된 주기파형을 사용한 타임 측정
US5268656A (en) Programmable clock skew adjustment circuit

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050705