以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図3は、被試験デバイス22を試験する半導体試験装置のブロック図である。この半導体試験装置は、パターン発生器10、遅延信号生成装置24、デバイス差込部18および比較器20を備える。遅延信号生成装置24は、波形整形器12およびタイミング発生器14を有する。試験中、被試験デバイス22は、デバイス差込部18に差し込まれる。
パターン発生器10が、被試験デバイス22に入力する入力パターン33および基準クロック34を発生して、遅延信号生成装置24に供給する。具体的には、入力パターン33が波形整形器12に供給され、基準クロック34がタイミング発生器14に供給される。タイミング発生器14は、遅延クロック生成部(図示せず)および遅延ライン(図示せず)を内部に有する。遅延ライン176(図1参照)のリニアライズメモリ196には、所定の遅延時間を生成する遅延素子の組み合わせに関するデータが予め格納されている。本発明において、このデータは、遅延クロック生成部により生成される所定の遅延時間を有する遅延クロックに基づいて得られる。
基準クロック34を所定時間遅延した遅延指定信号36が、波形整形器12に供給される。波形整形器12は、遅延指定信号36に基づいて、入力パターン33を被試験デバイス22に入力するタイミングを遅延させ、遅延された入力パターンである遅延信号39をデバイス差込部18に供給する。この実施形態においては、遅延クロック生成部および遅延ラインがタイミング発生器14に組み込まれているが、別の実施形態においては、遅延クロック生成部および遅延ラインが波形整形器12に組み込まれてもよい。遅延信号生成装置24は、全体として、被試験デバイス22の入力特性に応じて、入力パターン33を所定時間遅延した遅延信号39を出力することができる。
被試験デバイス22は、デバイス差込部18を介して遅延信号39を受け取り、受け取った遅延信号39に基づいて、出力信号40を比較器20に出力する。例えば、被試験デバイス22がメモリデバイスであれば、遅延信号39に基づいて格納されたデータが出力信号40として出力され、被試験デバイス22が演算装置であれば、遅延信号39に基づいて演算された演算結果が出力信号40として出力される。パターン発生器10は、正常な被試験デバイス22に出力応答として期待される期待値パターン42を比較器20に出力する。比較器20は、出力信号40と期待値パターン42とが一致するか否かを検出することにより、被試験デバイス22の良否を判定する。
図4は、基準クロックを所定時間だけ遅延した遅延クロックを生成する、本発明の実施形態である遅延クロック生成装置を示すブロック図である。この遅延クロック生成装置は、図3に示される遅延信号生成装置24に組み込まれて、被試験デバイス22の試験を行う前に、遅延ラインにおけるリニアライズメモリ196に格納するデータを得るために利用されることが可能である。この遅延クロック生成装置は、リング発振器50、位相比較部52、パルス挿入部54、位相制御部56、および遅延位相ロック部58を備え、遅延位相ロック部58は、減算回路60およびパルス幅調整部62を有する。
基準クロック34が、位相比較部52および位相制御部56に入力される。リング発振器50は、基準クロック34と同一周期のシフトクロック70を発振することができる。位相比較部52は、基準クロック34とシフトクロック70の位相を比較し、基準クロック34とシフトクロック70の位相差に基づいて、参照基準クロック35および参照シフトクロック72をそれぞれ出力する。参照基準クロック35は、基準クロック34に同期し且つ参照シフトクロック72と同一の周期を有する。参照シフトクロック72は、その前縁および後縁の少なくとも一方が、シフトクロック70の前縁または後縁に同期している。参照シフトクロック72は、パルス挿入部54に供給される。
位相制御部56は、基準クロック34を受け取って、挿入パルスを、参照シフトクロック72の複数サイクル中のどのサイクルに挿入するかを定める位相制御信号74を生成する。位相制御部56は、挿入パルスを、参照シフトクロック72の複数サイクル中に時系列に拡散して挿入するように位相制御信号74を生成することが望ましい。パルス挿入部54は、参照シフトクロック72に挿入する挿入パルスを生成して、位相制御信号74により定められた参照シフトクロック72のサイクルに挿入パルスを挿入することができる。この挿入パルスは、参照シフトクロック72の後縁から次の参照シフトクロック72の前縁の間に挿入される。
遅延位相ロック部58は、参照基準クロック35と、挿入パルスを挿入された参照シフトクロック76とに基づいて、リング発振器50において発振されるシフトクロック70の位相を基準クロック34の位相に対して遅らせて、基準クロック34を所定時間だけ遅延した遅延クロック82をリング発振器50に生成させる。具体的には、遅延位相ロック部58は、参照シフトクロック72の複数サイクル中に挿入パルスが挿入された挿入数と、挿入パルスのパルス幅に基づいて、リング発振器50において発振されるシフトクロック70の位相を遅延させることができる。そのための構成として、この実施形態においては、遅延位相ロック部58は、減算回路60およびパルス幅調整部62を有する。減算回路60は、基準クロック34のパルス列の電位から、挿入パルスを挿入された参照シフトクロック76のパルス列の電位を減算して平均した減算結果78を出力することができる。
平均した減算結果78が0であれば、リング発振器50の発振するシフトクロック70が、基準クロック34に対して所定の時間遅延した遅延クロック82であることが示され、一方、減算結果78が0でなければ、シフトクロック70が、基準クロック34に対して未だ所定の遅延時間を有していないことが示される。パルス幅調整部62は、減算回路60の減算結果が0となるように、リング発振器50の発振周波数を調整する。すなわち、パルス幅調整部62は、リング発振器50の発振周波数を調整することによって、減算回路60の減算結果78が0になるまで、参照シフトクロック76のパルス幅を調整する。リング発振器50が電源電圧に応じて発振周波数を変化させるとき、パルス幅調整部62は、減算回路60の減算結果78に基づいて、リング発振器50の電源電圧を調整するための電圧調整信号80を出力して、リング発振器50の発振周波数を調整し、参照シフトクロック76のパルス幅を調整してもよい。
本実施形態においては、発振器としてリング発振器50が示されているが、別の実施形態においては、発振器は、制御電圧に応じて発振周波数が変化する電圧制御型発振器であってもよい。このとき、パルス幅調整部62は、減算回路60における減算結果78の平均値に基づいて電圧制御型発振器の制御電圧を調整することによって、挿入パルスを挿入された参照シフトクロック76のパルス幅を調整してもよい。
以上のように、図4に示される遅延クロック生成装置において、減算回路60の減算結果78が0になるとき、すなわち、所定サイクル中の基準クロック34のパルス幅の長さの和と、パルスを挿入された参照シフトクロック76のパルス幅の長さの和とが等しくなったとき、リング発振器50が所定の遅延時間を有する遅延クロック82を発振する。このときの各構成の状態をロックすることによって、リング発振器50は、所定の遅延時間を有する遅延クロック82を発振し続けることが可能となる。
図5は、基準クロックを所定時間だけ遅延した遅延クロックを生成する、本発明の実施形態である遅延クロック生成装置の一例を示す回路構成図であり、図4におけるブロック図を回路的に示す。図5において、図4における符号と同一の符号を付した構成は、図4において対応する構成と同一または同様の機能および動作を実現する。図5に示される遅延クロック生成装置は、リング発振器50、位相比較部52、パルス挿入部54、位相制御部56、遅延位相ロック部58、電源電圧部90、同期基準クロック生成部92、同期シフトクロック生成部94、ORゲート124およびドライバ162、164を備える。
同期基準クロック生成部92は、入力される基準クロック34に基づいて、基準クロック34に同期した同期基準クロック140を出力する。同様に、同期シフトクロック生成部94は、シフトクロック70に基づいて、シフトクロック70に同期した同期シフトクロック142を出力する。同期基準クロック140および同期シフトクロック142は、同一の周期を有する。本実施形態においては、同期基準クロック生成部92および同期シフトクロック生成部94は、ともに入力信号を1/8分周する8分周器である。しかしながら、同期基準クロック生成部92および同期シフトクロック生成部94は、8分周器に限られず、1/4分周する4分周器、1/2分周する2分周器、さらには1/1分周する1分周器などであってもよい。1分周器は、バッファであってもよい。ここで、同期シフトクロック生成部94は、後に挿入パルス150を挿入する参照シフトクロック146の論理値"0"の部分を広げるために設けられる。したがって、元のシフトクロック70の論理値"0"の部分に挿入パルス150を挿入することが可能であれば、同期シフトクロック生成部94は、単なるバッファであってよく、また、設けられなくてもよい。
電源電圧部90は、リング発振器50に電源電圧を供給し、リング発振器50を駆動させる。位相比較部52は、FF(フリップフロップ)96、98を有し、パルス挿入部54は、2つのFF(フリップフロップ)116、118、ANDゲート120およびORゲート122を有する。ここで、リング発振器50は、位相比較部52およびパルス挿入部54などの複数の電子回路とともに、単一チップ上に構成されてもよい。
位相制御部56は、パルス挿入設定レジスタ100、カウンタ102、複数の変化点検出部104、複数のANDゲート110、ORゲート112、およびFF(フリップフロップ)114を有する。カウンタ102は、Mビット(Mは自然数)のカウンタであり、この実施形態においては最下位ビットCOUNT0から最上位ビットCOUNT11までの12ビットのカウンタである。一方、パルス挿入設定レジスタ100は、パルス挿入部54において挿入される挿入パルスの挿入数を記憶する(M+1)ビットのレジスタであり、この実施形態においては最下位ビットREG0から最上位ビットREG12までの13ビットのレジスタである。
変化点検出部104は、FF(フリップフロップ)106とANDゲート108を有し、カウンタ102のビットの変化点を検出することができる。この例においては、変化点検出部104は、カウンタ102のCOUNT1からCOUNT11までのビットに設けられている。ANDゲート110は、パルス挿入レジスタ100の(M−n+1)(nは自然数)番目のビットに対応するレジスタ値と、カウンタ102のn番目のビットに対応する変化点検出部104の出力値との論理積をとる。すなわち、図示される構成においては、REG0とCOUNT11、REG1とCOUNT10、REG2とCOUNT9、REG3とCOUNT8、REG4とCOUNT7、REG5とCOUNT6、REG6とCOUNT5、REG7とCOUNT4、REG8とCOUNT3、REG9とCOUNT2、REG10とCOUNT1、およびREG11とCOUNT0のビットとが、それぞれ対応づけられる。ORゲート112は、複数のANDゲート110の出力値と、REG12のビットの論理和をとる。ORゲート112の出力はFF114に供給され、FF114は、挿入パルスを挿入するタイミングを定める位相制御信号74を、パルス挿入部54に供給する。
遅延位相ロック部58は、減算回路60およびパルス幅調整部62を有し、減算回路60は、減算部130およびフィルタ132を有する。減算部130は、2つの入力の減算演算を行い、フィルタ132は、減算結果を平均化した電圧値をパルス幅調整部62に供給する。パルス幅調整部62は、電源電圧部90の電源電圧を調整することによって、シフトクロック70の位相を調整する。
以下に、遅延クロック82を生成する各構成の動作について説明する。
266MHzの基準クロック34が同期基準クロック生成部92で1/8分周され、基準クロック34に同期し且つ1/8分周された同期基準クロック140が、FF96のクロック入力に入力される。一方、電源電圧に応じて発振周波数を変化させるリング発振器50が、電源電圧部90から供給される電源電圧に基づいて、基準クロック34と同一周期のシフトクロック70を発振する。シフトクロック70は、同期シフトクロック生成部94で1/8分周され、シフトクロック70に同期し且つ1/8分周された同期シフトクロック142が、FF98のクロック入力に入力される。同期基準クロック140および同期シフトクロック142は、同一の周期を有する。
この実施形態においては、基準クロック34およびシフトクロック70のそれぞれが、同期基準クロック生成部92および94により1/8分周されているが、他の実施形態においては、他の分周比で分周されてもよく、また、分周されなくてもよい。本実施形態において、「同期基準クロック」とは、前縁が基準クロック34の前縁に同期したクロックを意味し、「同期シフトクロック」とは、前縁がシフトクロック70の前縁に同期したクロックを意味する。例えば、同期基準クロック生成部92および94を設けない他の実施形態においては、同期基準クロック140は、基準クロック34そのものであってもよく、また、同期シフトクロック142は、シフトクロック70そのものであってもよい。
同期基準クロック140を反転した反転同期基準クロック141が、FF96およびFF98のR(リセット)入力に入力される。FF96およびFF98は、反転同期基準クロック141の前縁により(すなわち、同期基準クロック140の後縁のタイミングで)リセットされる。そのため、同期シフトクロック142と同期基準クロック140の後縁が合わせられる。このように、位相比較部52が、同期シフトクロック142と同期基準クロック140の位相差に基づいて、後縁を合わされた参照基準クロック144と参照シフトクロック146を出力する。具体的には、FF96は、参照基準クロック144を出力し、FF98は、同期基準クロック140と同期シフトクロック142の位相差に応じてパルス幅を短くされた参照シフトクロック146を出力する。この例において、同期基準クロック140と参照基準クロック144とは、同じパルス列である。
パルス挿入設定レジスタ100は、パルス挿入部54において挿入する挿入パルスの挿入数を記憶する。すなわち、パルス挿入設定レジスタ100は、4096サイクル(12ビット)の参照シフトクロック146に挿入パルスをいくつ挿入するかを予め格納しておく。後述するが、パルス挿入設定レジスタ100に格納された挿入パルスの挿入数によって、基準クロック34に対する遅延クロック82の遅延時間が定まる。
カウンタ102は、12ビットカウンタであり、1/8分周された同期基準クロック140に基づいて、出力値を増加させる。COUNT1からCOUNT11の出力は、それぞれに設けられる変化点検出部104(図5においては、COUNT11に対して設けられた変化点検出部104のみを図示している)に供給される。この例において、変化点検出部104は、COUNT0の出力の後段には設けられていないが、別の例では設けられてもよい。
変化点検出部104は、カウンタ102のビットの変化点を検出することができる。変化点検出部104は、前述したとおりCOUNT1からCOUNT11の後段にそれぞれ設けられており、代表してCOUNT11の後段に設けられた変化点検出部104の動作について説明する。
COUNT11の出力が、FF106のデータ入力に入力される。FF106のクロック入力には、1/8分周された同期基準クロック140が入力される。FF106の出力は、反転されてANDゲート108の一方の入力端子に入力される。ANDゲートの他方の入力端子には、COUNT11の出力が入力される。したがって、同期基準クロック140に基づいてCOUNT11の出力が論理値"0"から論理値"1"に変化するとき、ANDゲート108は、論理値"1"を出力する。COUNT1からCOUNT10の後段に設けられる変化点検出部104についても、上記と同様の動作を行う。
図示される位相制御部56の構成においては、COUNT0の後段に変化点検出部104が設けられていない。これは、変化点検出部104が、カウンタ102のビットの出力値が切り替わった変化点のみを検出するので、論理値"0"と"1"とが交互に出力として現れるCOUNT0に対して、変化点検出部を敢えて構成として設ける必要がないからである。したがって、COUNT0の後段には、既に変化点検出部が設けられていると言うことも可能である。しかしながら、COUNT1からCOUNT11と同様に、COUNT0の後段にも、変化点検出部104を物理的な構成として設けてもよい。
パルス挿入部54において挿入パルスを複数サイクル(本実施例では、4096サイクル(12ビット))中にまとめて挿入すると、電源に低周波のリップルが生じることがある。そのため、挿入パルスは、参照シフトクロック146の複数サイクル中に時系列に拡散して挿入されることが望ましい。
挿入パルスを参照シフトクロック146の複数サイクル中に時系列に拡散して挿入するために、前述したように、位相制御部56においてANDゲート110は、パルス挿入レジスタ100の(M−n+1)(nは自然数)番目のビットに対応するレジスタ値と、カウンタ102のn番目のビットに対応する変化点検出部104の出力値との論理積をとる。すなわち、各ANDゲート110の一方の入力には、パルス挿入設定レジスタ100のREG(12−n)(n:1≦n≦12)の出力が入力され、他方の入力には、カウンタ102のCOUNT(n−1)に対応する変化点検出部104の出力、またはCOUNT0の出力が入力される。REG(12−n)の出力、およびCOUNT(n−1)に対応する変化点検出部104の出力またはCOUNT0の出力がそれぞれ論理値"1"をとれば、それぞれのANDゲート110は、論理値"1"を出力する。ANDゲート110の出力は、ORゲート112に入力される。また、REG12のビットの出力は、ORゲート112に入力される。この実施例において、4096サイクル中に4096回(#1000000000000)の挿入パルスを挿入するときには、REG12のレジスタ値は"1"となる。ORゲート112は、全てのANDゲート110の出力とREG12のレジスタ値との論理和をとり、その論理和を、後段のFF114のデータ入力に出力する。この構成により定められる挿入パルスを挿入するタイミングについては、図7に関連して詳述する。
FF114のクロック入力には、1/8分周された同期基準クロック140が入力される。また、FF114のR(リセット)入力には、同期基準クロック140を反転した反転同期基準クロック141が入力される。FF114は、同期基準クロック140、反転同期基準クロック141およびORゲート112の出力に基づいて、挿入パルスを挿入する参照シフトクロック146のサイクルを定める位相制御信号74をパルス挿入部54に出力する。
位相制御信号74は、FF116のデータ入力に入力され、FF116により出力されるデータは、FF118のデータ入力に入力される。FF116およびFF118のクロック入力には、266MHzの基準クロック34が入力され、FF116およびFF118はともに、基準クロック34により動作される。FF118により出力されるデータは、ANDゲート120の一方の入力端子に入力される。ANDゲート120の他方の入力端子には、反転された位相制御信号74が入力される。
ANDゲート120は、反転された位相制御信号74と、FF118の出力データとの論理積をとり、挿入パルス150を出力する。パルス挿入部54が以上の構成をとることにより、挿入パルス150は、参照シフトクロック146の後縁からシフトクロックの次の前縁の間に挿入されることが可能となる。具体的には、ANDゲート122は、参照シフトクロック146の後縁のタイミングで立上がり、266MHzの基準クロック34の2周期分だけ論理値"1"を維持してそれから立ち下がる挿入パルス150を出力する。
ORゲート122は、参照シフトクロック146と挿入パルス150の論理和をとり、参照シフトクロック146に挿入パルス150を挿入する。ORゲート122は、挿入パルス150を挿入された参照シフトクロック152をドライバ164に出力する。ドライバ164は、参照シフトクロック152を差動で減算部130に出力する。同様に、参照基準クロック144が、ORゲート124に供給され、ORゲート124は、参照基準クロック148をドライバ162に出力する。ここで、参照基準クロック144と参照基準クロック148とは、同じパルス列である。
減算部130は、参照基準クロック148のパルス列の電位から、挿入パルス150を挿入された参照シフトクロック152のパルス列の電位を減算する。減算した減算結果154は、フィルタ132でフィルタ処理され、平均化される。フィルタ132は、平均化された減算結果78をパルス幅調整部62に出力する。平均化された減算結果78の値は、基準クロック34とシフトクロック70との位相差、挿入パルス150のパルス幅および挿入数に関連する。
減算結果78が0であることは、基準クロック34に対して遅延クロック82が所望(所定)の遅延時間を有することを示す。一方、減算結果78が0でなければ、遅延クロック82は所望の遅延時間を有しておらず、リング発振器50の発振周波数を変更して、参照シフトクロック152のパルス幅を調整する必要がある。パルス幅調整部62は、減算結果78に基づいて、電源電圧部90の電源電圧を調整するための電圧調整信号80を生成する。電源電圧部90は、電圧調整信号80に基づいて、リング発振器50に供給する電源電圧を調整し、シフトクロック70の周波数を調整する。すなわち、参照シフトクロック152のパルス幅を調整することが可能となる。遅延位相ロック部58は、減算結果78が0になるまで電源電圧部90の調整を行い、減算結果78が0になったときの各構成の状態をロックして、所定の遅延時間を有する遅延クロック82を生成することが可能となる。
リング発振器50が、複数の電子回路とともに単一チップ上に構成されているとき、減算結果78の平均値に基づいて調整された電源電圧を、複数の電子回路にも供給する電源電圧供給部(図示せず)が設けられるのが望ましい。調整された電源電圧を同一チップ上の他の電子回路にも供給することによって、全体の温度ドリフト、電源変動によるタイミング誤差を補償することが可能となる。
図6は、挿入パルス150を参照シフトクロック146に挿入する挿入方法を説明するための図である。図6(a)および(c)において、説明を簡単にするために、参照シフトクロック146のパルスは示さず、挿入パルス150のパルスのみを示している。
図6(a)は、挿入パルス150を参照シフトクロック146にまとめて挿入した状態を示す。図6(b)は、挿入パルス150を参照シフトクロック146にまとめて挿入したことにより電源に生じる低周波のリップルを示す。電源にリップルが生じることにより、電源電圧は変動し、安定した電圧の供給が困難となる。このようなリップルは、正確な遅延時間を有する遅延クロックの生成には好ましくない。
図6(c)は、挿入パルス150を時系列に拡散して参照シフトクロック146に挿入した状態を示す。挿入パルス150をばらけて挿入することによって、図6(b)に示されるリップルは生じず、安定した電圧の供給を実現することが可能となる。したがって、正確な遅延時間を有する遅延クロックを生成するためには、挿入パルス150をばらけて挿入することが好ましい。
図7は、図5に示された位相制御部56の構成により生成される位相制御信号74に基づいて複数サイクル中に挿入パルスを挿入するサイクルの一例を示す図である。この例では、説明を単純化するために、16サイクルのシフトクロックに挿入パルスを挿入するタイミングについて説明する。すなわち、この例においては、パルス挿入設定レジスタ100は、最下位ビットREG0から最上位ビットREG4を有する5ビットのレジスタであり、また、カウンタ102は、最下位ビットCOUNT0から最上位ビットCOUNT3を有する4ビットのカウンタである。この場合、図5に関連して説明したように、REG0とCOUNT3、REG1とCOUNT2、REG2とCOUNT1、REG3とCOUNT0とが、それぞれ対応づけられている。
図7において、縦軸は、挿入パルスの挿入数を、横軸は、時系列(サイクル)を示し、○は、そのサイクルに挿入パルスを挿入することを示す。図示されるとおり、本実施形態における位相制御部56によると、挿入パルスを時系列に拡散して挿入することが可能となる。16サイクル中全てのサイクルに挿入パルスを挿入する場合、すなわち、パルス挿入数を16(#10000)に設定したときには、REG4に"1"が格納され、シフトクロックに常に挿入パルスが挿入されることになる。このように、挿入パルスを全てのサイクル中に挿入するために、パルス挿入設定レジスタ100のビット数は、カウンタ102のビット数よりも1多いのが好ましい。
図8は、図7に示されたサイクルで挿入パルスが挿入されたシフトクロックを示す。図8(a)は、パルス挿入数を3に設定したときの、3個の挿入パルスを挿入された16サイクルのシフトクロックを示す。図中、挿入パルスは斜線でハッチングされて示されており、16サイクル中、第4、第8および第12サイクルに挿入パルスが挿入されているのが示される。図8(b)は、パルス挿入数を7に設定したときの、7個の挿入パルスを挿入された16サイクルのシフトクロックを示す。このとき、第2、第4、第6、第8、第10、第12および第14サイクルに挿入パルスが挿入される。
図9は、図5に示された各信号のタイミングチャートである。以下に、図5および図9に関連して、図5に示された各構成の動作を詳細に説明する。
266MHz(周期3.76ns)の基準クロック34が、同期基準クロック生成部92に入力される。一方、リング発振器50が、基準クロック34と同一周期のシフトクロック70を発振する。図9に示される例においては、シフトクロック70は、基準クロック34からτだけ遅れている。基準クロック34およびシフトクロック70は、それぞれ同期基準クロック生成部92および94に入力され、1/8分周される。1/8分周された同期基準クロック140および同期シフトクロック142の周期は、30.08ns(半周期15.04ns)となる。
同期基準クロック140および同期シフトクロック142は、位相比較部52に入力され、同期シフトクロック142の後縁が、同期基準クロック140の後縁に合わせられる。位相比較部52より出力される参照シフトクロック146は、参照基準クロック144に対して、1周期中、論理値"1"の期間がτだけ短いパルスとなる。参照基準クロック144は、ORゲート124を介して参照基準クロック148としてドライバ162に出力され、参照基準クロック148は、ドライバ162から減算部130に供給される。
パルス挿入部54が、基準クロック34に基づいて挿入パルス150を生成する。挿入パルス150は、論理値"1"の期間が基準クロック34の2周期(7.52ns)分の長さであるパルス列である。後縁を合わされた参照シフトクロック146と挿入パルス150は、ORゲート122に入力され、論理和をとられる。挿入パルス150は、参照シフトクロック146の後縁と、次の前縁の間に挿入され、ORゲート122は、挿入パルス150を挿入された参照シフトクロック152をドライバ164に出力する。参照シフトクロック152は、ドライバ164から減算部130に供給される。
減算部130において、参照基準クロック148と参照シフトクロック152とが減算される。減算部130は、減算結果154をフィルタ132に出力する。フィルタ132は、この減算結果を平均化して、平均化された減算結果78をパルス幅調整部62に出力する。パルス幅調整部62は、減算結果78が0となるように、電源電圧部90の電源電圧を調整して、リング発振器50の発振周波数を調整する。
減算結果154のタイミングチャートに示されるように、基準クロック34とシフトクロック70の位相差に基づくパルス幅をw1、挿入パルスのパルス幅をw2とする。ここで、w1は、τであり、w2は、7.52nsである。この例において、挿入パルスの挿入数がN回に設定されたとすると、フィルタ132の出力は、
(w1×4096(サイクル数))−(w2×N(挿入数))・・・(1)
に比例する。すなわち、パルス幅調整部62は、式(1)の値が0となるようにリング発振器50の発振周波数を調整し、その結果、w1のパルス幅を調整することによって、シフトクロック70に所望(所定)の遅延量をもたせて、遅延クロック82を生成させる。
この実施例において、参照シフトクロック146の全てのサイクル(4096サイクル)に挿入パルス150aを挿入して、最大位相差を設定する場合について説明する。
このとき、参照シフトクロック146に挿入パルス150aを挿入する。挿入パルス150aは、参照シフトクロック146の論理値"0"の全ての部分にパルスをもつパルス列である。参照シフトクロック146と挿入パルス150aは、ORゲート122において論理和をとられ、ORゲート122は、挿入パルス150aを挿入された参照シフトクロック152aをドライバ164に出力する。参照基準クロック148と参照シフトクロック152aとが、減算部130において減算され、減算部130は、減算結果154aを出力する。
式(1)を参照すると、このときのw2は、7.52nsであり、Nは、4096である。パルス幅調整部62は、減算結果154aを平均した減算結果78が0となるように、リング発振器50の発振周波数を調整する。後に、減算部130が、パルス幅w1が7.52nsとなるパルス列である減算結果154a'を出力するとき、平均した減算結果78は0となる。このとき、リング発振器50は、7.52nsの遅延時間(最大位相差)を有する同期シフトクロック142aを発振している。
以上のように、本実施形態による遅延クロック生成装置は、所定サイクル(4096サイクル)中に挿入パルスを挿入した数によって、所定の遅延時間を有する遅延クロックを精度良く正確に生成することが可能となる。本実施形態において、挿入パルス150は、全て等しいパルス幅を有しているが、挿入パルス150のパルス幅を調整することによって、所定の遅延時間を有する遅延クロックを生成することも可能である。例えば、所望の遅延時間に等しいパルス幅をもつ挿入パルス150を、参照シフトクロック146の全サイクルに挿入することによって、所定(所望)の遅延時間を有する遅延クロックを生成することも可能である。
図10は、遅延ライン176(176a〜176n)の遅延時間を測定する遅延時間測定装置のブロック図である。この遅延時間測定装置は、ロジック部172、高精度部174および遅延位相ロック部58を備える。ロジック部172は、位相制御部56、平均部198および測定部200を有する。高精度部174は、リング発振器50、同期基準クロック生成部92、同期シフトクロック生成部94、位相比較部52、パルス挿入部54、遅延ライン176a〜176n、タイミング比較手段178a〜178nを有する。また、遅延位相ロック部58は、減算回路60およびパルス幅調整部62とを有する。ここで、リング発振器50、位相比較部52、パルス挿入部54、位相制御部56、同期基準クロック生成部92、同期シフトクロック生成部94、減算回路60およびパルス幅調整部62は、図4および5に関連して詳細に説明した遅延クロック生成装置を形成する。まず、この遅延時間測定装置において、遅延クロック生成装置が遅延クロックを生成する各構成の動作について簡単に説明する。
基準クロック34が、同期基準クロック生成部92に入力される。同期基準クロック生成部92は、基準クロック34を1/8分周した同期基準クロック140を出力する。一方、リング発振器50が、基準クロック34と同一周波数のシフトクロック70を発振する。シフトクロック70は、同期シフトクロック生成部94に入力され、同期シフトクロック生成部94は、1/8分周された同期シフトクロック142を出力する。同期シフトクロック142は、位相比較部52において、その後縁を同期基準クロック140の後縁に合わされ、位相比較部52から参照シフトクロック146として出力される。
同期基準クロック生成部92から出力された同期基準クロック140は、位相制御部56に供給され、位相制御部56は、挿入パルスが挿入される参照シフトクロック146のサイクルを定める位相制御信号74をパルス挿入部54に出力する。パルス挿入部54は、参照シフトクロック146の、位相制御信号74により定められるサイクルに挿入パルスを挿入し、挿入パルスを挿入された参照シフトクロック152を出力する。参照基準クロック144および参照シフトクロック152は、減算回路60に送られ、減算される。減算回路60は、減算結果を平均化し、平均化した減算結果78をパルス幅調整部62に供給する。パルス幅調整部62は、減算結果78に基づいて、リング発振器50の電源電圧を調整するための電圧調整信号80を出力し、リング発振器50の発振周波数を調整する。リング発振器50は、電圧調整信号80に基づいて、基準クロック34に対して正確な遅延時間を有するシフトクロック(遅延クロック)70を発振する。ここで、シフトクロック70を1/8分周した同期シフトクロック142、すなわち同期遅延クロック170も、基準クロック34に対して正確な遅延時間を有する。
次に、上記遅延クロック生成装置によって生成された遅延クロックを用いて、遅延ライン176a〜176nの遅延時間を測定する遅延時間測定装置の各構成の接続関係および機能について説明する。複数の遅延ライン176a〜176nは、図1に関連して説明されたように、複数の遅延素子を有し、この複数の遅延素子を組み合わせることによって所望(所定)の遅延時間を生成することができる。この実施形態においては、遅延ライン176a〜176nの遅延時間を測定するために、遅延ライン176a〜176nに基準クロック34を入力する。遅延ライン176a〜176nは、基準クロック34の入力端および出力端を有し、入力端は、基準クロック供給手段(図示せず)に接続されている。また、この実施形態においては、タイミング比較手段178a〜178nは、基準クロック34に対して正確な所定の遅延時間を有する同期遅延クロック170により動作するフリップフロップであり、遅延ライン176a〜176nの出力端は、タイミング比較手段178a〜178nのデータ入力にそれぞれ接続されている。タイミング比較手段178a〜178nの出力は、平均部198において平均化され、測定部200は、平均部198における平均結果に基づいて、遅延ライン176a〜176nの遅延時間を測定する。
以下に、遅延ライン176a〜176nにおける所定の遅延時間を測定する遅延時間測定方法の第1の実施例について説明する。この第1の実施例における遅延時間測定方法は、遅延クロック生成装置により生成された遅延クロックの所定の遅延時間に対して、等しい遅延時間を生成する遅延ライン176a〜176nにおける遅延素子の組み合わせを選択することを特徴とする。この遅延時間測定方法は、複数の遅延ライン176a〜176nのそれぞれに対して同一の手順で実行されるので、以下に、1つの遅延ライン176aの遅延時間測定方法について説明する。
まず、遅延素子を適当に選択して、遅延ライン176aにおける一定の遅延時間を設定する。遅延素子の選択方法としては、生成したい所望の遅延時間と、各遅延素子を組み合わせることにより生成される設計上の遅延時間とが等しくなるように、遅延素子を選択するのが望ましい。それから、一定の遅延時間を設定された遅延ライン176aの入力端に、基準クロック34を供給する。基準クロック34は、選択された遅延素子により遅延された遅延パルス177aとして、遅延ライン176aから出力される。遅延パルス177aは、タイミング比較手段178aのデータ入力に入力される。また、タイミング比較手段178aのクロック入力には、同期遅延クロック170を入力する。このとき、クロック入力には、基準クロック34と同一周波数のシフトクロック(遅延クロック)70が入力されてもよい。
タイミング比較手段178aは、遅延パルス177aのエッジ(前縁または後縁)と、同期遅延クロック170のエッジ(前縁または後縁)のタイミングを比較し、比較結果を論理値"0"または"1"として出力するフリップフロップである。この実施例では、タイミング比較手段178aは、クロックの前縁で動作するポジティブエッジ形フリップフロップであり、タイミング比較手段178aは、同期遅延クロック170の前縁をうけると、そのときのデータ入力に入力されているデータを出力する。出力された論理値は、平均部198に供給され、平均部198において、出力論理値が平均化される。例えば、タイミング比較手段178aが、シフトクロック170の前縁を100回受けて、論理値"1"を70回出力し、論理値"0"を30回出力したとき、平均部198において平均化された値は、0.7となる。平均部198において生成された平均値は、測定部200に送られ、測定部200は、遅延ライン176aの遅延時間を測定する。この実施例においては、測定部200は、遅延ライン176aの遅延時間と同期遅延クロック170の遅延時間とが等しいか否かを判定する。
図11は、同期遅延クロック170と、タイミング比較手段178aのデータ入力に入力される遅延パルス177(A)、177(B)、および177(C)のタイミングを示すタイミングチャートである。同期遅延クロック170の前縁は、時刻tで、タイミング比較手段178aのクロック入力に入力される。
遅延パルス177(A)は、時刻tで論理値"1"をとる。同期遅延クロック170は、遅延パルス177(A)の周波数を1/8倍した周波数を有しており、そのため、同期遅延クロック170の次の前縁が生じる時刻においても、遅延パルス177(A)は、論理値"1"をとる。従って、遅延パルス177(A)は、同期遅延クロック170の前縁が生じるときには、常に論理値"1"をとり、タイミング比較手段178aの出力は、常に論理値"1"となる。このとき、図10に示される平均部198で平均化される論理値の平均値は、"1"となる。
また、遅延パルス177(B)は、時刻tで論理値"0"をとる。遅延パルス177(A)に関して説明したように、遅延パルス177(B)は、同期遅延クロック170の次の前縁が生じる時刻においても、論理値"0"をとる。従って、同期遅延クロック170の前縁が生じるときには、遅延パルス177(B)は、常に論理値"0"をとり、タイミング比較手段178aの出力は、常に論理値"0"となる。このとき、平均部198で平均化される論理値の平均値は、"0"となる。
一方、遅延パルス177(C)は、時刻tで論理値"0"または"1"のいずれかをとる。遅延パルス177(C)の前縁が立上がり始めてから立上がり終わるまでの立上がり時間の間に同期遅延クロック170の前縁がタイミング比較手段178aに入力されるので、タイミング比較手段178aの出力は、"1"または"0"のいずれであるかが不定であり、常に"1"または"0"となることはない。したがって、このとき、タイミング比較手段178aの出力論理値の平均値は、0から1の間の値をとる。平均部198において平均化された出力論理値の平均値が0から1の間の値をとるとき、測定部200が、同期遅延クロック170の遅延時間と、遅延ライン176aにおける遅延時間とがほぼ等しいことを判定する。遅延素子の最適な組み合わせを定めるためには、タイミング比較手段178aの出力論理値の平均値が0.3から0.7の値をとるのが好ましく、また、平均値がほぼ0.5であるのが好ましい。所定の期間中、タイミング比較手段178aが、論理値"1"または"0"を同数出力するとき、タイミング比較手段178aの出力論理値の平均値は0.5となり、測定部200において、遅延ライン176aの遅延量が、同期遅延クロック170の所定の遅延時間に等しいことが判定される。図1を参照して、以上のようにして測定された遅延ライン176aの遅延時間に関するデータは、リニアライズメモリ196に格納され、後に、半導体デバイスの試験において用いられる。
前述したように、遅延パルス177(A)がタイミング比較手段178aに入力されると、タイミング比較手段178aの出力論理値の平均値は、常に"1"となり、遅延パルス177(B)がタイミング比較手段178aに入力されると、タイミング比較手段178aの出力論理値の平均値は、常に"0"となる。平均値が"1"または"0"となることは、遅延ライン176aにおける遅延素子の当該組み合わせにより生成される遅延時間が、同期遅延クロック170の所定の遅延時間に等しくないことを示す。そのため、これらの場合には、タイミング比較手段178aにおける平均値が0から1の間の値(好適には、0.5)をとるように、遅延素子の組み合わせを選択することによって、遅延ライン176aにおける所定の遅延時間を調整することが可能となる。
図10および11に関連して説明したように、本発明による遅延クロック生成装置を用いると、非常に正確な遅延時間を有する同期遅延クロック170を生成することができ、この同期遅延クロック170を用いて、当該遅延時間を有する遅延素子の組み合わせを適切に設定することが可能となる。また、この実施例によると、遅延ライン176a〜176nまでの全ての遅延ラインについて、所定の遅延時間を有する遅延素子の組み合わせを並列処理で設定することが可能である。また、この実施例によると、遅延ラインにおいて非常に精度の高い遅延時間を測定することが可能である。以上のように、本発明によると、オシロスコープを用いて遅延ラインの遅延時間を測定した従来の遅延時間測定方法よりも、安価で迅速な遅延時間の測定が可能となる。
以下に、遅延ライン176a〜176nにおける所定の遅延時間を測定する遅延時間測定方法の第2の実施例について説明する。この第2の実施例における遅延時間測定方法は、遅延ライン176aの遅延量に、同期遅延クロック170の遅延時間を合わせることによって、遅延ライン176aの遅延量を定めることを特徴とする。
まず、遅延ライン176aにおける任意の遅延素子を選択する。それから、遅延ラインの入力端に基準クロック34を供給する。リング発振器50が所定の遅延時間を有する遅延クロック70を発振し、遅延クロック70を1/8分周した同期遅延クロック170が、タイミング比較手段178aのクロック入力に入力される。平均部198は、タイミング比較手段178aの出力論理値を平均化する。
タイミング比較手段178aの出力論理値の平均値が"0"から"1"の間の値(好ましくは、ほぼ0.5)であれば、任意に選択された遅延素子の組み合わせにより生成される遅延時間が、同期遅延クロック170の遅延時間に等しいことが、測定部200において判定される。一方、出力論理値の平均値が"0"または"1"であれば、当該遅延素子の組み合わせにより生成される遅延時間が、同期遅延クロック170の遅延時間に等しくないことが、測定部200において判定される。このとき、パルス幅調整部62は、平均部198における出力論理値の平均値に基づいて、リング発振器50の発振周波数を調整し、遅延クロック70の遅延時間を変更する。タイミング比較手段178aの出力論理値の平均値が"0"から"1"の間の値をとるまで、遅延クロック70の遅延時間は調整される。平均値が"0"から"1"の間の値をとったとき、遅延素子の組み合わせにより生成される遅延時間が、当該遅延クロック70の遅延時間に等しいことが判定される。所定の遅延時間を生成する遅延素子の組み合わせのデータは、各遅延ライン176毎に、図1におけるリニアライズメモリ196の所定のアドレスに書き込まれる。
本発明によると、半導体試験装置において、遅延ライン176は、被試験デバイスの特性に応じて、所望の遅延タイミングを生成することが可能となる。すなわち、本発明による遅延クロック生成装置及び/又は遅延時間測定装置を組み込んだ半導体試験装置は、高精度の遅延タイミングで被試験デバイスを試験することが可能である。図3においては、タイミング発生器14において遅延指定信号36が遅延ラインを通って出力されているが、この遅延指定信号36は、本発明による遅延クロック生成装置により直接生成されてもよい。
上記説明から明らかなように、本発明によれば、高精度の遅延クロックを生成することができ、さらに、遅延ラインの遅延時間を正確に測定することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
本発明によると、高精度の遅延クロックを生成することができる、という効果を奏する。また、本発明によると、例えば半導体試験装置における遅延ラインの遅延時間を正確に測定することができる、という効果を奏する。
10・・・パターン発生器、12・・・波形整形器、14・・・タイミング発生器、16・・・オシロスコープ、18・・・デバイス差込部、20・・・比較器、22・・・被試験デバイス、24・・・遅延信号生成装置、32・・・測定用信号、33・・・入力パターン、34・・・基準クロック、35・・・参照基準クロック、36・・・遅延指定信号、38・・・遅延測定用信号、39・・・遅延信号、40・・・出力信号、42・・・期待値パターン、50・・・リング発振器、52・・・位相比較部、54・・・パルス挿入部、56・・・位相制御部、58・・・遅延位相ロック部、60・・・減算回路、62・・・パルス幅調整部、70・・・シフトクロック、72、76・・・参照シフトクロック、74・・・位相制御信号、78・・・減算結果、80・・・電圧調整信号、82・・・遅延クロック、90・・・電源電圧部、92、94・・・8分周器、96、98・・・FF(フリップフロップ)、100・・・パルス挿入設定レジスタ、102・・・カウンタ、104・・・変化点検出部、106・・・FF、108・・・ANDゲート、110・・・ANDゲート110、112・・・ORゲート、114、116、118・・・FF(フリップフロップ)、120・・・ANDゲート、122、124・・・ORゲート、130・・・減算部、132・・・フィルタ、140・・・同期基準クロック、141・・・反転同期基準クロック、142・・・同期シフトクロック、144・・・参照基準クロック、146・・・参照シフトクロック、148・・・参照基準クロック、150・・・挿入パルス、152・・・参照シフトクロック、154・・・減算結果、162、164・・・ドライバ、170・・・同期遅延クロック、172・・・ロジック部、174・・・高精度部、176、176a、176n・・・遅延ライン、177・・・遅延パルス、178a〜178n・・・タイミング比較手段、180、184、188、192・・・遅延素子、182、186、190、194・・・セレクタ、196・・・リニアライズメモリ、198・・・平均部、200・・・測定部