JP4874963B2 - 低周波数デジタル信号と高周波数デジタル信号との間の同期化 - Google Patents
低周波数デジタル信号と高周波数デジタル信号との間の同期化 Download PDFInfo
- Publication number
- JP4874963B2 JP4874963B2 JP2007518310A JP2007518310A JP4874963B2 JP 4874963 B2 JP4874963 B2 JP 4874963B2 JP 2007518310 A JP2007518310 A JP 2007518310A JP 2007518310 A JP2007518310 A JP 2007518310A JP 4874963 B2 JP4874963 B2 JP 4874963B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- sub
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000007689 inspection Methods 0.000 claims description 23
- 230000001360 synchronised effect Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000003786 synthesis reaction Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims 2
- 230000000630 rising effect Effects 0.000 description 14
- 238000012360 testing method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Description
一態様では、本発明は、第1のクロックでクロック制御され且つ同期出力を有する第1のサブ回路を有する回路に関する。回路は、第1のクロックより大きい周波数を有する第2のクロックでクロック制御される第2のサブ回路であって、同期入力を有する第2のサブ回路を備える。同期回路は、第1のサブ回路の同期出力に結合された入力と、第2のサブ回路の同期入力に結合された出力と、第2のクロックに結合されたクロック入力とを有する。同期回路は、第2のクロックより長い周期を有するクロック分周器を有する。同期回路はまた、データ入力及びデータ出力並びにクロック入力を有するラッチであって、クロック入力は分周されたクロックに結合され、データ入力は第1のサブ回路の同期出力に結合される、ラッチを備える。
たとえば、他の形態のクロック分周器を使用してもよい。また、クロックの周波数を2で分周するクロック分周器を作成することが都合がよいが、他の周波数比を使用するクロック分周器を使用してもよい。さらに、クロック分周器チェーンにおける段の数は単に例示のためである。段の数は、LF_CLKにおけるジッタの大きさに対するHF_CLKの周期によって決まることが好ましい。
Claims (17)
- 回路であって、
a)第1のクロックでクロック制御され、出力を有する第1のサブ回路と、
b)前記第1のクロックより大きい周波数を有する第2のクロックでクロック制御される第2のサブ回路であって、入力を有する第2のサブ回路と、
c)前記第1のサブ回路の前記出力に結合された入力と、前記第2のサブ回路の前記入力に結合された出力と、前記第2のクロックに結合されたクロック入力とを有する同期回路であって、
i)前記第2のクロックに対して同期された複数の順序付けられたクロックを生成するクロック分周器であって、前記複数の順序付けられたクロックは、各クロックがその順序においてそれに先行するクロックより長い周期を有するような順序を有する、クロック分周器と、
ii)データ入力及びデータ出力並びに複数のクロック入力を有するラッチのチェーンであって、各クロック入力は前記複数の順序付けられたクロックの1つのクロックに結合され、前記データ入力は前記第1のサブ回路の前記出力に結合される、ラッチのチェーンと、を備える同期回路と、
を備えた回路。 - 前記第2のクロックは直接デジタル合成によって生成される、請求項1に記載の回路。
- 前記第2のクロックは500MHzを超える周波数を有し、前記第1のクロックは200MHzを下回る周波数を有する、請求項2に記載の回路。
- 請求項2に記載の回路を具備する自動検査装置であって、前記第2のサブ回路は高周波数AC計器の一部である、自動検査装置。
- 前記クロック分周器は、分周器回路のチェーンを備え、各分周器回路は入力及び出力を有し、前記チェーンの各連続した分周器回路の入力は、該チェーンにおける先行する分周器回路の出力に接続され、各分周器回路は、その入力における周波数の半分の周波数のクロックを出力し、前記チェーンにおける前記第1の分周器回路の入力は前記第2のクロックに結合される、請求項1に記載の回路。
- 前記クロック分周器は、
a)分周器回路のチェーンであって、各分周器回路が入力及び出力を有し、前記チェーンにおける各連続した分周器回路の入力は、該チェーンにおける先行する分周器回路の出力に接続され、各分周器回路はその入力における周波数の半分の周波数のクロックを出力し、前記チェーンにおける前記第1の分周器回路の入力は前記第2のクロックに結合される、分周器回路のチェーン、
を備える、請求項1に記載の回路。 - 前記分周器回路の各々はDタイプフリップフロップを備える、請求項6に記載の回路。
- 回路であって、
a)第1のクロックでクロック制御され、出力を生成する第1のサブ回路と、
b)第2のクロックでクロック制御される第2のサブ回路であって、入力を有する第2のサブ回路と、
c)同期回路であって、
i)前記第2のクロックに対して同期される複数の順序付けられたクロックを提供するクロック分周器回路であって、前記複数の順序付けられたクロックは、各クロックがその順序においてそれに先行するクロックより長い周期を有するような順序を有する、クロック分周器回路と、
ii)複数のラッチであって、各ラッチはデータ入力及びデータ出力並びにクロック入力を有し、
A)前記複数のラッチは順序を有し、各ラッチの前記クロック入力は前記複数の順序付けられたクロックのうちの1つに結合され、前記複数のラッチの各々及びそれに結合された前記順序付けられたクロックはそれらのそれぞれの順序において同じ相対位置を有し、
B)前記順序における最後のラッチのデータ入力は、前記第1のサブ回路の前記出力に結合され、前記順序における他のすべてのラッチのデータ入力は、該順序における次のラッチのデータ出力に結合され、
C)前記順序における第1のラッチのデータ出力は、前記第2のサブ回路の前記入力に結合される、複数のラッチと、
を備える同期回路と、
から構成される回路。 - 前記第2のクロックは直接デジタル合成によって生成される、請求項8に記載の回路。
- 前記第2のクロックは500MHzを超える周波数を有し、前記第1のクロックは200MHzを下回る周波数を有する、請求項9に記載の回路。
- 請求項9に記載の回路を具備する自動検査装置であって、前記第2のサブ回路は高周波数AC計器の一部である、自動検査装置。
- 第1のクロックでクロック制御される第1のサブ回路を、第2のクロックでクロック制御される第2のサブ回路と同期させる方法であって、
a)前記第2のクロックから複数のクロックを生成し、該複数のクロックの個々のクロックは前記第2のクロックと同期されるとともに該第2のクロックの周期とは異なる周期を有し、
b)前記第1のサブ回路に対する信号を生成し、該信号はそれと関連するジッタを有し、
c)前記信号に関連する前記ジッタの大きさより長い周期を有する複数のクロックのうちの1つと前記信号を整列させ、
d)その後、前記信号を前記第2のクロックと整列させ、
e)前記第2のサブ回路を、前記第2のクロックと整列された後の前記信号と同期させる、
ことを含む方法。 - 前記信号は前記第1のクロックと同期がとられる、請求項12に記載の第1のサブ回路を第2のサブ回路と同期させる方法。
- 第1のサブ回路及び第2のサブ回路を有する検査装置を採用する半導体デバイスを製造する方法であって、
a)請求項12に記載の方法により、前記検査装置において前記第1のサブ回路と前記第2のサブ回路とを同期させ、
b)前記第1のサブ回路及び前記第2のサブ回路のうちの少なくとも一方により検査信号を生成し、該検査信号を製造中の半導体デバイスに印加し、
c)前記半導体デバイスからの前記検査信号に対する応答を前記検査装置により測定し、
d)前記検査装置によって行われた測定に基づき製造作業を変更する、
ことを含む方法。 - 複数のクロックの生成は、前記第2のクロックを分周することを含む、請求項12に記載の第1のサブ回路を第2のサブ回路と同期させる方法。
- 前記信号を前記複数のクロックのうちの1つと整列させることは、該複数のクロックのうちの1つによってクロック制御されるラッチにおいて前記信号をラッチすることを含む、請求項12に記載の第1のサブ回路を第2のサブ回路と同期させる方法。
- 前記信号を前記第2のクロックと整列させることは、前記複数のクロックのうちのクロックによってクロック制御されるラッチにおいて前記信号を連続的にラッチすることを含む、請求項12に記載の第1のサブ回路を第2のサブ回路と同期させる方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/875,865 US7061286B2 (en) | 2004-06-24 | 2004-06-24 | Synchronization between low frequency and high frequency digital signals |
US10/875,865 | 2004-06-24 | ||
PCT/US2005/022486 WO2006002374A1 (en) | 2004-06-24 | 2005-06-24 | Synchronization between low frequency and high frequency digital signals |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008504746A JP2008504746A (ja) | 2008-02-14 |
JP4874963B2 true JP4874963B2 (ja) | 2012-02-15 |
Family
ID=34972954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007518310A Active JP4874963B2 (ja) | 2004-06-24 | 2005-06-24 | 低周波数デジタル信号と高周波数デジタル信号との間の同期化 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7061286B2 (ja) |
JP (1) | JP4874963B2 (ja) |
CN (1) | CN100444078C (ja) |
DE (1) | DE112005001517B4 (ja) |
WO (1) | WO2006002374A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB0204144D0 (en) * | 2002-02-22 | 2002-04-10 | Koninkl Philips Electronics Nv | Transferring data between differently clocked busses |
KR101086401B1 (ko) * | 2004-06-02 | 2011-11-25 | 삼성전자주식회사 | 서로 다른 속도로 동작하는 버스들을 인터페이싱하는 방법및 장치 |
US20060023819A1 (en) * | 2004-07-29 | 2006-02-02 | Adkisson Richard W | Clock synchronizer |
US7319936B2 (en) * | 2004-11-22 | 2008-01-15 | Teradyne, Inc. | Instrument with interface for synchronization in automatic test equipment |
KR100856123B1 (ko) * | 2006-03-20 | 2008-09-03 | 삼성전자주식회사 | Emi 방출을 감소시킬 수 있는 데이터 처리장치와 그방법 |
TWI339489B (en) * | 2006-03-31 | 2011-03-21 | Delta Electronics Inc | Fan motor control method and device thereof |
CN101136855B (zh) * | 2007-04-10 | 2012-04-18 | 中兴通讯股份有限公司 | 一种异步时钟数据传输装置及方法 |
JP5258093B2 (ja) * | 2008-08-29 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 表示装置及び表示パネルドライバへのデータ送信方法 |
US20120033772A1 (en) * | 2010-08-08 | 2012-02-09 | Freescale Semiconductor, Inc | Synchroniser circuit and method |
CN102790605B (zh) * | 2011-05-20 | 2015-12-16 | 上海华虹集成电路有限责任公司 | 异步信号同步器 |
GB2527108A (en) * | 2014-06-12 | 2015-12-16 | Ibm | Tracing data from an asynchronous interface |
US9898565B2 (en) * | 2015-11-25 | 2018-02-20 | Synopsys, Inc. | Clock jitter emulation |
CN109752603B (zh) * | 2018-12-10 | 2021-02-19 | 兰州空间技术物理研究所 | 一种空间电场探测仪的同步采样装置 |
US11392165B2 (en) * | 2019-07-31 | 2022-07-19 | Texas Instruments Incorporated | Synchronization of a clock generator divider setting and multiple independent component clock divider settings |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5256912A (en) * | 1991-12-19 | 1993-10-26 | Sun Microsystems, Inc. | Synchronizer apparatus for system having at least two clock domains |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4059842A (en) * | 1975-10-31 | 1977-11-22 | Westinghouse Electric Corporation | Method and apparatus for synchronizing a digital divider chain with a low frequency pulse train |
US4110701A (en) * | 1977-03-14 | 1978-08-29 | Cgs Systems, Inc. | Method and apparatus for near-synchronization of a pair of oscillators, and measuring thereby |
US5510732A (en) * | 1994-08-03 | 1996-04-23 | Sun Microsystems, Inc. | Synchronizer circuit and method for reducing the occurrence of metastability conditions in digital systems |
JPH0877103A (ja) * | 1994-09-07 | 1996-03-22 | Hitachi Ltd | バス同期化方式及びこれを用いた装置,システム |
JP3560793B2 (ja) * | 1997-11-27 | 2004-09-02 | 株式会社東芝 | データ転送方法 |
JP4130006B2 (ja) * | 1998-04-28 | 2008-08-06 | 富士通株式会社 | 半導体装置 |
US6359479B1 (en) * | 1998-08-04 | 2002-03-19 | Juniper Networks, Inc. | Synchronizing data transfers between two distinct clock domains |
US6188253B1 (en) | 1998-10-07 | 2001-02-13 | Robert Bruce Gage | Analog clock module |
WO2002093747A2 (en) * | 2001-05-17 | 2002-11-21 | Koninklijke Philips Electronics N.V. | Improved frequency divider with reduced jitter and apparatus based thereon |
US6956918B2 (en) * | 2001-06-27 | 2005-10-18 | Intel Corporation | Method for bi-directional data synchronization between different clock frequencies |
TW589845B (en) * | 2002-11-28 | 2004-06-01 | Cheertek Inc | Method and circuit to synchronize the signals |
-
2004
- 2004-06-24 US US10/875,865 patent/US7061286B2/en not_active Expired - Lifetime
-
2005
- 2005-06-24 DE DE112005001517.3T patent/DE112005001517B4/de active Active
- 2005-06-24 CN CNB2005800209783A patent/CN100444078C/zh active Active
- 2005-06-24 WO PCT/US2005/022486 patent/WO2006002374A1/en active Application Filing
- 2005-06-24 JP JP2007518310A patent/JP4874963B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5256912A (en) * | 1991-12-19 | 1993-10-26 | Sun Microsystems, Inc. | Synchronizer apparatus for system having at least two clock domains |
Also Published As
Publication number | Publication date |
---|---|
DE112005001517T5 (de) | 2007-05-03 |
US7061286B2 (en) | 2006-06-13 |
DE112005001517B4 (de) | 2018-06-21 |
JP2008504746A (ja) | 2008-02-14 |
US20050285640A1 (en) | 2005-12-29 |
WO2006002374A1 (en) | 2006-01-05 |
CN100444078C (zh) | 2008-12-17 |
CN1973251A (zh) | 2007-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4874963B2 (ja) | 低周波数デジタル信号と高周波数デジタル信号との間の同期化 | |
US9397670B2 (en) | Edge generator-based phase locked loop reference clock generator for automated test system | |
KR100801054B1 (ko) | 반도체 회로의 타이밍 마진 측정 장치 및 이를 포함한 온칩특성 측정 장치 | |
US9264049B2 (en) | Synchronous on-chip clock controllers | |
JPH0694796A (ja) | 自動テスト装置用イベントシーケンサ | |
US8810297B2 (en) | Circuit device, frequency changing circuit, method of testing circuit device, and method of controlling frequency changing circuit | |
JP3625400B2 (ja) | 可変遅延素子のテスト回路 | |
US20110119402A1 (en) | Device Synchronization Using Independent Clocks | |
Polzer et al. | An approach for efficient metastability characterization of FPGAs through the designer | |
US7504857B2 (en) | Functional cells for automated I/O timing characterization of an integrated circuit | |
Abas et al. | Built-in time measurement circuits–a comparative design study | |
JP2010096625A (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
WO2008075702A1 (ja) | 信号測定装置および信号測定方法 | |
US20080082880A1 (en) | Method of testing high-speed ic with low-speed ic tester | |
US6385273B1 (en) | Device for testing clock pulse generating circuit | |
JP5408052B2 (ja) | 集積回路、シミュレーション装置、及びシミュレーション方法 | |
JP2000249747A (ja) | 半導体試験装置のタイミング信号発生回路 | |
JP3890057B2 (ja) | 多重チャネルアーキテクチャ及び自動試験機及び送信方法及びソフトウェアプログラムあるいは製品 | |
JP3408482B2 (ja) | 集積回路テスターおよび集積回路試験方法 | |
JP2015028424A (ja) | 半導体集積回路、半導体集積回路の設計プログラム、及び、半導体集積回路の設計方法 | |
JP5829448B2 (ja) | ジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラム | |
JP2001228213A (ja) | 半導体集積回路装置及びクロックスキューの検証方法 | |
JPH10311870A (ja) | タイミング発生器 | |
JP2006343345A (ja) | 半導体集積回路とそのジッタ測定方法 | |
JP2004144599A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101203 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110302 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110906 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111124 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4874963 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |