JP3625400B2 - 可変遅延素子のテスト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、可変遅延素子のテスト回路に係り、可変遅延素子の製品出荷試験や受入試験およびシステム組込み後に実施される良否判定の際に可変遅延素子の遅延特性を測定するために使用されるものである。
【０００２】
【従来の技術】
各種の測定器（パルスジェネレータ、ＬＳＩテスタのタイミング発生部など）やＬＳＩ内のタイミング調整用回路に利用されている可変遅延素子の遅延特性を測定する従来の技術について、以下に代表的に説明する。
【０００３】
第１の従来技術は、測定対象とする可変遅延素子で制御信号に応じた遅延時間だけ遅延した信号エッジの”Ｈ” 、”Ｌ” レベルの変化点を測定器（ＬＳＩテスタや個別測定器）側の基準信号でサーチし、エッジの境目を見つける方法である。
【０００４】
第２の従来技術は、一般にＬＳＩのＡＣ特性評価に利用されている技術であり、測定対象の可変遅延素子を含んだリングオシレータを構成し、可変遅延素子の遅延設定を変えた時のリングオシレータの発振周波数を周波数測定器により測定し、発振周波数の変化より遅延量を求める方法である。
【０００５】
第３の従来技術は、位相差−電圧変換を用いる技術であり、可変遅延素子を経た被測定信号と基準信号との位相差に応じたパルス信号を積分し、電圧に変換し、その電圧値をＡ／Ｄ変換して遅延量を求める方法である。
【０００６】
これら従来技術の問題点について、以下に説明する。
【０００７】
第１の従来技術では、微小遅延を発生することができる高性能なＬＳＩテスタや個別測定器を必要とし、１つの遅延素子ずつ順次テストするため測定環境のランニングコストが高くなる。また、信号エッジの”Ｈ” 、”Ｌ” レベルの変化点をサーチしながらエッジの境目を探す時、サーチするための基準信号のタイミングを制御する制御系のＣＰＵが介在することになり、膨大な時間を必要とする。
【０００８】
第２の従来技術では、リングオシレータの回路的制約により、リングオシレータの信号の立ち上がりと立ち下がりのどちらかに着目したテストを行う際には、デュティー比も計測するので、特殊な回路や測定器を必要とする。また、前述の第１の従来技術と同様に、測定系と制御系の間でデータの授受が発生し、膨大な時間を必要とする。
【０００９】
第３の従来技術では、積分した電圧値をＡ／Ｄ変換するために必要なセットリングタイムが必要となり、前述した２例と同様に膨大な時間を必要とする。また、前述の積分した電圧値は、Ａ／Ｄ変換器のレンジ内にある必要があり、遅延素子の遅延量に応じて基準信号のタイミングを調整する必要がある。
【００１０】
この第３の従来技術は、前述した他の２例と比較して効果的ではあるが、可変遅延回路の遅延変化量が非常に小さい場合には、信号伝送系やＡ／Ｄ変換器で発生するジッタや測定系の特性により誤差が発生する。また、測定データの再現性も確保できないという問題が発生する。
【００１１】
【発明が解決しようとする課題】
上記したように測定対象の可変遅延素子を含んだリングオシレータを構成する方式の従来の可変遅延素子のテスト回路は、リングオシレータの信号の立ち上がりと立ち下がりのどちらかに着目したテストを行う際に特殊な回路や測定器を必要とし、また、測定系と制御系の間でデータの授受が発生し、膨大な時間を必要とするという問題があった。
【００１２】
本発明は上記の問題点を解決すべくなされたもので、可変遅延素子の遅延時間変化量が非常に小くても、微小な遅延時間変化量を精度良く測定でき、可変遅延素子の良否判定を短時間に精度良く実施することが可能となる可変遅延素子のテスト回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の可変遅延素子のテスト回路は、遅延時間量を任意に設定可能な可変遅延素子を含むループ回路を形成し、前記可変遅延素子に対する入力パルス信号の正負の論理を常に一定とするループ制御部と、前記可変遅延素子の出力パルス信号の出力回数を計数し、その計数値と予め設定された設定値の一致を検出し、一致検出時に一致検出信号を生成する計数制御部と、前記計数制御部により生成された一致検出信号に基づいて前記可変遅延素子の出力パルス信号の後段回路への伝送を制御する出力制御部とを具備し、前記ループ制御部は、前記可変遅延素子の前段に設けられるセット入力端／リセット入力端付きのフリップフロップ回路と、前記フリップフロップ回路に入力するセット信号とリセット信号として前記可変遅延素子の出力パルス信号に対して遅延調節を個別に実施する固定遅延素子とを有し、所定の入力パルス信号により起動され、前記一致検出信号に基づいてループが閉じられることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１５】
まず、図１を参照して、本発明の可変遅延素子のテスト回路の概要を説明する。
【００１６】
可変遅延素子１２は、信号の入力から出力までの伝搬遅延時間を任意に設定された制御信号入力に応じて変化させるものであり、一般に制御ビット数の２乗種類の遅延時間を実現できる構成になっている。この遅延時間の変化量は非常に小さく、遅延時間の変化量が数ｐｓオーダーの可変遅延素子１２の性能をテストするために、従来は高価な測定機器と膨大な時間を必要としていた。
【００１７】
本発明では、可変遅延素子１２を通過する信号を、任意の指定回数だけループ回路を通過させてから取り出すことにより、可変遅延素子１２で設定された遅延時間変化量を任意の指定数倍の変化として観測することを可能とする。
【００１８】
ここで重要なポイントとなるのは、可変遅延素子１２の遅延時間は決められた信号エッジ（つまり、信号の立ち上がりエッジか立ち下がりエッジかのどちらか）に意味があり、単純にループ回路を構成しただけでは、両方のエッジの遅延時間の総和が観測されることになり、微小な遅延時間差を正確に測定することができない。本発明では、どちらか一方のエッジに着目した条件でループ回路を構成させて観測することを可能としたものである。
【００１９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る可変遅延素子のテスト回路を示すブロック図である。
【００２０】
この例では、例えば２進データで表わされる制御信号入力により遅延量を設定可能な可変遅延素子１２が形成されているＬＳＩ内にそのテスト回路１０も形成されており、可変遅延素子１２はその入力側の第１のマルチプレクサＭＰＸ１および出力側の第２のマルチプレクサＭＰＸ２によって、通常の信号回路（図示せず）あるいはテスト回路１０に選択的に接続されるようになっている。
【００２１】
図１中のテスト回路１０において、入力ノードＩＮＰＵＴ に印加される入力信号を受けるループ制御部１１は、第１のマルチプレクサＭＰＸ１、可変遅延素子１２、第２のマルチプレクサＭＰＸ２とともにループ回路を形成するとともに、可変遅延素子１２に印加されるパルス信号が同一エッジになるように制御する。
【００２２】
計数制御部１３は、前記ループ回路の動作によりパルス信号が可変遅延素子１２を通過した回数（ループ回数）を計数するとともに、この計数値と予め記憶されたループ回数の設定値とを比較し、一致検出時に一致検出信号を生成する。
【００２３】
出力制御部１４は、前記計数制御部１３で生成された一致検出信号と可変遅延素子１２の出力パルス信号を入力とし、テスト回路１０の出力ノードＯＵＴＰＵＴに対する出力信号の制御を行うものである。
【００２４】
図２（ａ）、（ｂ）は、図１中のテスト回路１０の相異なる動作例を示すタイミングチャートである。図２（ａ）はループ回数の設定値（記憶値）を小さいものとした場合の動作例であり、図２（ｂ）はループ回数の設定値（記憶値）を図２（ａ）の場合よりも大きいものとした場合の動作例である。
【００２５】
次に、図２（ａ）、（ｂ）を参照しながら、図１中のテスト回路１０の動作例について説明する。
【００２６】
図２（ａ）は、ループ回数の記憶値を小さく設定した場合において、入力ノードＩＮＰＵＴ に印加された入力信号に対する出力ノードＯＵＴＰＵＴの出力信号のタイミングを示している。
【００２７】
ここで、出力ノードＯＵＴＰＵＴの出力信号のうち、最上段の表示は、可変遅延素子１２の遅延時間の設定を最低値に制御した場合の信号タイミングであり、入力信号に対してオフセット遅延を持つ。それより下段の表示は、可変遅延素子１２の遅延時間の設定を制御信号入力の１ＬＳＢ（ＬＳＢ；最小重みビット）づつ大きくした場合の信号タイミングを比較のために示した。
【００２８】
図２（ａ）に示した動作例によれば、制御信号入力の１ＬＳＢの遅延制御変化による実際の出力ノードＯＵＴＰＵＴの信号波形の遅延量が小さい。
【００２９】
一方、図２（ｂ）は、ループ回数の記憶値を大きく設定した場合において、入力ノードＩＮＰＵＴ に印加された入力信号に対する出力ノードＯＵＴＰＵＴの出力信号のタイミングを示している。
【００３０】
ここで、出力ノードＯＵＴＰＵＴの出力信号のうち、最上段の表示は、可変遅延素子１２の遅延時間の設定を最低値に制御した場合の信号タイミングであり、入力信号に対してオフセット遅延を持つ。それより下段の表示は、可変遅延素子１２の遅延時間の設定を制御信号入力の１ＬＳＢづつ大きくした場合の信号タイミングを比較のために示した。
【００３１】
図２（ｂ）に示した動作例によれば、制御信号入力の１ＬＳＢの遅延に相当する遅延時間の変化量が大きいことが分かる。
【００３２】
即ち、可変遅延素子１２の制御信号入力の１ＬＳＢの変化に対応する遅延時間差を測定する際、上記したように同じ可変遅延素子１２に対して信号を複数回通過させた後に出力信号として取り出すことにより、遅延時間差が本来は微少であっても観測可能な範囲まで大きくして観測することが可能となる。
【００３３】
＜第１の実施の形態の具体例＞
図３は、図１中のテスト回路１０を取り出して具体例を示す回路図である。
【００３４】
図４および図５は、図３のテスト回路の動作条件が異なる場合の動作例を示すタイミングチャートである。なお、図４はループ回数の記憶値を大きく設定した場合の動作例であり、図５はループ回数の記憶値を図４の場合よりも小さく設定した場合の動作例である。
【００３５】
図３において、入力ノードＩＮＰＵＴ は、入力信号として負パルスが印加される。ループ制御部３ｂは、入力ノードＩＮＰＵＴ からの入力信号およびループ回路の帰還信号が入力する二入力のナンド回路３１と、このナンド回路３１の出力信号がセット（Ｓｅｔ ）入力となるフリップフロップ（ＦＦ）回路３２と、このＦＦ回路３２の出力パルス信号が可変遅延素子３ａを経由して入力する二入力のノア回路３３と、このノア回路３３の出力パルス信号が入力し、一定時間遅延させる第１の固定遅延回路３９と、この第１の固定遅延回路３９の出力信号を反転させた帰還信号Ｒｅｔｒｉｎｇ を前記ナンド回路３１の一方の入力とするインバータ回路４０と、前記ノア回路３３の出力パルス信号が入力し、一定時間遅延させ、前記ＦＦ回路３２のリセット（Ｒｅｓｅｔ ）入力として印加する第２の固定遅延回路４１を有する。
【００３６】
上記構成により、ナンド回路３１、ＦＦ回路３２、可変遅延素子３ａ、ノア回路３３、第１の固定遅延回路３９、インバータ回路４０からなるループ回路は、発振回路を形成しており、可変遅延素子３ａに印加される信号は同一エッジ（本例では立ち下がりエッジ）になる。
【００３７】
前記計数制御部３ｃは、前記ノア回路３３の出力信号ＣＬＫ がクロックとして印加されるカウンタ３５と、前記可変遅延素子３ａに信号を何回通過させるかを設定するためのデータを予め記憶しておく記憶素子（例えばレジスタ）３４と、このレジスタ３４の記憶値データと前記カウンタ３５の計数値データが一致しているかいないかを検出する一致検出回路３６と、この一致検出回路３６の出力信号（一致検出信号ＤＩＳＡ）を前記ノア回路３３の一方の入力とする信号線を有する。
【００３８】
上記構成により、計数制御部３ｃは、前記ループ回路（発振回路）の動作により信号が可変遅延素子３ａを通過した回数（ループ回数）を計数するとともに、この計数値と予め記憶されたループ回数の設定値とを比較し、一致検出時に一致検出信号ＤＩＳＡを生成して後段の回路を制御することが可能になっている。
【００３９】
出力制御部３ｄは、前記計数制御部３ｃの一致検出回路３６で生成された一致検出信号ＤＩＳＡと前記ノア回路３３の出力信号ＣＬＫ （可変遅延素子３ａを通過した信号）が入力し、一致検出信号ＤＩＳＡが”Ｈ” になるとクロック信号ＣＬＫ を通過させる機能を持つクロック制御回路３７と、このクロック制御回路３７の出力信号を反転してテスト回路の出力ノードＯＵＴＰＵＴに出力するインバータ回路３８とを有する。
【００４０】
次に、上記構成のテスト回路の動作について概要を説明する。
【００４１】
ループ制御部３ｂにおいては、入力ノードＩＮＰＵＴ からの負パルスの入力信号を起動トリガとしてＦＦ回路３２から負パルスを生成し、可変遅延素子３ａの入力ノードＡ に印加する。この可変遅延素子３ａを通過した出力ノードＺ の負パルスは、ノア回路３３を介してカウンタ３５のクロックとして印加される。このノア回路３３の出力信号ＣＬＫ は、第２の固定遅延回路４１を経てＦＦ回路３２のＲｅｓｅｔ 入力に印加され、ＦＦ回路３２をリセットさせる。
【００４２】
前記ノア回路３３の出力信号ＣＬＫ は、第１の固定遅延回路３９により遅延された後にインバータ回路４０を経て帰還信号Ｒｅｔｒｉｎｇ となり、この帰還信号Ｒｅｔｒｉｎｇ がナンド回路３１を経て前記ＦＦ回路３２のＳｅｔ 入力に印加されることにより、ＦＦ回路３２がセットされ、再び負パルスが生成され、可変遅延素子３ａに印加される。
【００４３】
一方、計数制御部３ｃでは、可変遅延素子３ａに何回信号を通過させるかを予め設定しているレジスタ３４の設定値とカウンタ３５の計数値ＣＮＴ が一致すると、一致検出回路３６で一致検出信号ＤＩＳＡが生成される（ＤＩＳＡが活性レベル”Ｈ” になる）。
【００４４】
そして、出力制御部３ｄにおいて、クロック制御回路３７は、一致検出信号ＤＩＳＡが”Ｈ” になると、前記ノア回路３３の出力信号ＣＬＫ を通過させ、この通過信号をインバータ回路３８で反転してテスト回路の出力ノードＯＵＴＰＵＴに出力する。この出力ノードＯＵＴＰＵＴの信号は、ＬＳＩ外部に接続される測定器により観測される。
【００４５】
次に、上記構成のテスト回路の動作について、図４に示したタイミングチャートを参照しながら詳細に説明する。
【００４６】
入力ノードＩＮＰＵＴ から負パルスの入力信号がナンド回路３１の一方の入力として印加された時、このナンド回路３１の他方の入力のレベルが”Ｈ” であれば、ナンド回路３１から正パルスが出力する。この正パルスがＦＦ回路３２のＳｅｔ 入力として印加されると、ＦＦ回路３２のＱＮ出力端に負パルスが出力する。
【００４７】
この負パルスは、可変遅延素子３ａを通過し、可変遅延素子３ａに設定された遅延時間分だけ遅れて可変遅延素子３ａの出力ノードＺ に出力し、ノア回路３３の一方の入力として印加される。この時、ノア回路３３の他方の入力のレベルが”Ｌ” であれば、このノア回路３３から正パルスＣＬＫ が出力する。この正パルスＣＬＫ はカウンタ３５に入力され、正パルスＣＬＫ の立上げエッジでカウンタ３５の計数値がインクリメントされる。
【００４８】
なお、上記正パルスＣＬＫ が第２の固定遅延回路４１により遅延され、この遅延された正パルスＣＬＫ によりＦＦ回路３２がリセットされ、ＦＦ回路３２のＱＮ出力端は再び”Ｈ” レベルに戻る。
【００４９】
また、前記正パルスＣＬＫ が第１の固定遅延回路３９により遅延された後、インバータ４０により反転されて負パルスＲｅｔｒｉｇとなり、この負パルスは前記ナンド回路３１の他方の入力として印加される。この時、ナンド回路３１の一方の入力として入力ノードＩＮＰＵＴ の”Ｈ” レベルが印加されているので、上記負パルスはナンド回路３１を通過してＦＦ回路３２のＳｅｔ 入力として印加され、ＦＦ回路３２のＱＮ出力端は再び”Ｌ” レベルに落ちる。
【００５０】
上記したようなループ動作を繰り返すことにより、カウンタ３５の計数値がインクリメントされる。このカウンタ３５の計数値ＣＮＴ がレジスタ３４の設定値（図４は“３”の場合、図５は“１”の場合）までインクリメントされると、一致検出回路３６で一致検出が行われ、一致検出信号ＤＩＳＡが活性レベル”Ｈ” になる。この時点で、前記ノア回路３３が閉じられ、可変遅延素子３ａを通過した負パルスはノア回路３３を通過しなくなり、カウンタ３５のインクリメント動作が停止する。
【００５１】
そして、出力制御部３ｄのクロック制御回路３７は、一致検出信号ＤＩＳＡが”Ｈ” になると、ノア回路３３の出力信号（正パルスＣＬＫ ）を通過させ、この通過信号をインバータ回路３８で反転して負パルスとし、出力ノードＯＵＴＰＵＴに出力する。
【００５２】
上記したような動作において、図４に示したようにレジスタ３４の設定値が“３”の場合および図５に示したようにレジスタ３４の設定値が“１”の場合について、それぞれ入力ノードＩＮＰＵＴ に信号の立ち下がりエッジが印加されてから、出力ノードＯＵＴＰＵＴに信号の立ち下がりエッジが出力されるまでの伝搬遅延時間Ｔｐｄ３、Ｔｐｄ１の内訳はそれぞれ次式（１）、（２）で示される。
【００５３】
ここで、
Ｔｎｄ２ｒ はナンド回路３１の入力として信号の立ち下がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間、
ＴｆｆｆはＦＦ回路３２の入力として信号の立ち上がりエッジが印加されてから出力に立ち下がりエッジが出力されるまでの時間、
Ｔｖｅｒｆ は可変遅延素子３ａの入力として信号の立ち下がりエッジが印加されてから出力に立ち下がりエッジが出力されるまでの時間、
Ｔｎｒ２ｒ はノア回路３３の入力として信号の立ち下がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間、
Ｔｄｅｌｒ は第１の固定遅延回路３９の入力として信号の立ち上がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間、
Ｔｉｖｆはインバータ回路４０、３８の入力として信号の立ち上がりエッジが印加されてから出力に立ち下がりエッジが出力されるまでの時間、
Ｔｃｌｋｒ はクロック制御回路３７の入力として信号の立ち上がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間
を表わしている。
【００５４】
一方、可変遅延素子３ａの遅延時間の設定を変えてＴｖｅｒｆ’とした場合の伝搬遅延時間Ｔｐｄ３’ 、Ｔｐｄ１’ は、前式（１）および（２）中のＴｖｅｒｆ をＴｖｅｒｆ’に置換えたものになる。
【００５５】
したがって、レジスタ３４の設定値を“１”とした場合は、Ｔｐｄ１’−Ｔｐｄ１＝Ｔｖｅｒｆ’−Ｔｖｅｒｆ として出力ノードＯＵＴＰＵＴで観測されることになる。
【００５６】
これに対して、レジスタ３４の設定値を“３”とした場合は、Ｔｐｄ３’−Ｔｐｄ３＝Ｔｖｅｒｆ’×３ −Ｔｖｅｒｆ ×３ ＝（Ｔｖｅｒｆ’−Ｔｖｅｒｆ）×３となり、レジスタ３４の設定値を“１”とした場合に比べて、遅延時間の変化を３倍に拡大して観測することが可能となる。
【００５７】
次に、上記したテスト回路の動作の論理シミュレーションを行った結果を下表１に示す。
【００５８】
ここで、Ｒｅｇ データはレジスタ３４の設定値、Ｔｐｄ０は可変遅延素子３ａの遅延設定データを＃０００（＝０）とした場合の伝搬遅延時間、Ｔｐｄ１は可変遅延素子３ａの遅延設定データを＃００１（＝１）とした場合の伝搬遅延時間、倍率はＲｅｇ データを１とした場合のＴｐｄ１−Ｔｐｄ０ を基準とした比率である。
【００５９】
【表１】
【００６０】
上記表１によれば、本例のテスト回路では、入力信号に対してレジスタ３４の設定値分だけ遅延時間の変化量を増倍した信号が出力ノードＯＵＴＰＵＴに出力されることが確認される。しかも、前式（１）、（２）で示した通り、可変遅延素子３ａを通過する信号の立ち下がりエッジに着目した遅延時間の抽出が可能となっている。
【００６１】
ここで、比較のため、図７に、可変遅延素子ＶＥＲ とインバータ回路ＩＶをループ接続して構成したリングオシレータおよびその動作波形のタイミングチャートを示す。
【００６２】
図７に示すリングオシレータにおいて、インバータ回路ＩＶの入力として信号の立ち上がりエッジが印加されてから立ち下がりエッジが出力されるまでの伝搬遅延時間をＴｉｖｆ、可変遅延素子ＶＥＲ の入力として信号の立ち下がりエッジが印加されてから出力ノードＯＵＴＰＵＴの信号として立ち下がりエッジが出力されるまでの伝搬遅延時間をＴｖｅｒｆ 、インバータ回路ＩＶの入力として信号の立ち下がりエッジが印加されてから立ち上がりエッジが出力されるまでの伝搬遅延時間をＴｉｖｆ、可変遅延素子ＶＥＲ の入力として信号の立ち上がりエッジが印加されてから出力ノードＯＵＴＰＵＴの信号として立ち上がりエッジが出力されるまでの伝搬遅延時間をＴｖｅｒｒ で表わすと、出力ノードＯＵＴＰＵＴの信号の周期は次式（３）で示される。
【００６３】
Ｔｖｅｒｒ ＋Ｔｉｖｆ＋Ｔｖｅｒｆ ＋Ｔｉｖｆ …（３）
である。
【００６４】
上式（３）から分かるように、図７のテスト回路においては、可変遅延素子ＶＥＲ を通過する信号のエッジは立ち上がりと立ち下がりが混在しており、信号エッジの立ち上がりと立ち下がりのどちらか一方に着目した遅延時間の抽出は不可能であった。
【００６５】
＜第２の実施の形態＞
図６（ａ）は、本発明の第２の実施の形態に係るテスト回路を示す回路図である。図６（ｂ）は、同図（ａ）のテスト回路の動作例を示すタイミングチャートである。
【００６６】
図６（ａ）において、７１は入力ノードＩＮＰＵＴ からの入力信号およびループ回路の帰還信号が入力する発振制御用の二入力のアンド回路である。このアンド回路７１の出力ノードＺ０の信号は、正転バッファ回路７２を経て第１の可変遅延素子７ａの入力ノードＡ１に入力するとともに、反転バッファ回路７３を経て第２の可変遅延素子７ｂの入力ノードＡ２に入力する。波形整形用のＳＲ型のＦＦ回路７４は、セット入力端Ｓに前記第１の可変遅延素子７ａの出力ノードＺ１の信号が入力し、リセット入力端Ｒに前記第２の可変遅延素子７ｂの出力ノードＺ２の信号が入力する。
【００６７】
上記ＦＦ回路７４の出力端の信号は、出力ノードＯＵＴＰＵＴに出力されるとともにインバータ回路７５により反転され、前記アンド回路７１の一方の入力ノードＡ０に帰還信号として入力する。
【００６８】
上記構成において、発振制御用のアンド回路７１、正転バッファ回路７２、第１の可変遅延素子７ａ、波形整形用のＦＦ回路７４、インバータ回路７５からなるループ回路は、リングオシレータを形成しており、第１の可変遅延素子７ａに印加される信号は立ち上がりエッジになり、第２の可変遅延素子７ｂに印加される信号は立ち下がりエッジになる。
【００６９】
入力ノードＩＮＰＵＴ の入力信号が”Ｈ” レベルになると、発振制御用のアンド回路７１の出力ノードＺ０が”Ｈ” レベルになり、このノードＺ０の正パルスを起動トリガとして周期Ｔｒｉｎｇ でリングオシレータの発振が開始する。
【００７０】
上記周期Ｔｒｉｎｇ の内訳は次式（４）で示される。
【００７１】
Ｔｒｉｎｇ＝ＶＥＲ１ｒ＋ＳＥＴ＋ＩＶｆ＋ＡＮｆ＋ＶＥＲ２ｒ＋ＲＥＳＥＴ＋ＩＶｒ＋ＡＮｒ …（４）
ここで、ＶＥＲ１ｒ は、第１の可変遅延素子７ａを信号の立ち上がりエッジが通過する時間、ＳＥＴ は波形整形用のＦＦ回路７４のＳｅｔ 入力端に信号の立ち上がりエッジが印加されてから出力ノードＯＵＴＰＵＴに立ち上がり信号が出力されるまでの時間、ＩＶｆ はインバータ７５の入力として信号の立ち上がり信号が印加されてから出力が立ち下がるまでの時間、ＡＮｆ は発振制御用のアンドゲート７１を立ち下がり信号が通過する時間、ＶＥＲ２ｒ は第２の可変遅延素子７ｂを信号の立ち上がりエッジが通過する時間、ＲＥＳＥＴ は波形整形用のＦＦ回路７４のＲｅｓｅｔ 入力端に信号の立ち上がりエッジが印加されてから出力ノードＯＵＴＰＵＴに立ち下がり信号が出力されるまでの時間、ＩＶｒ はインバータ７５の入力として信号の立ち下がり信号が印加されてから出力が立ち上がるまでの時間、ＡＮｒ は発振制御用のアンドゲート７１を立ち上がり信号が通過する時間である。
【００７２】
上式（４）に示した時間の内訳の中で重要なのは、第１の可変遅延素子７ａを立ち上がり信号が通過する時間ＶＥＲ１ｒ および第２の可変遅延素子７ｂを信号の立ち上がりエッジが通過する時間ＶＥＲ２ｒ に意味があり、信号の立ち下がりエッジが通過する時間の影響は、出力ノードＯＵＴＰＵＴに観測される発振信号には影響しない点である。
【００７３】
図６（ａ）のテスト回路を用いて実際に遅延時間の測定を行う場合は、出力ノードＯＵＴ の後段側に、第１の実施の形態と同様に、計数制御回路３ｃ、出力制御回路３ｄを設け、第１の可変遅延素子７ａおよび第２の可変遅延素子７ｂの遅延設定を任意に変えた場合について、入力ノードＩＮＰＵＴ の信号レベルの制御により発振制御を行い、外部接続される測定器により第１の可変遅延素子７ａおよび第２の可変遅延素子７ｂの遅延時間の変化量を測定する。
【００７４】
図６のテスト回路によれば、信号の立ち上がりエッジが印加される可変遅延素子７ａと信号の立ち下がりエッジが印加される可変遅延素子７ｂを使用することにより、図３のテスト回路と比べて構成を簡略化することができる。
【００７５】
＜第３の実施の形態＞
前記第１の実施の形態では、１個の可変遅延素子３ａに対してテスト回路を接続したが、測定対象である可変遅延素子３ａに対して同一ＬＳＩ内の別の遅延素子が直列に接続された状態のもの（図示せず）にテスト回路を接続して、前記実施の形態と同様にテストを行うようにしてもよい。この場合には、複数の可変遅延素子を単一乃至少ないテスト回路によりテストする場合に効果的である。
【００７６】
＜第４の実施の形態＞
前記各実施の形態では、テスト回路を測定対象である可変遅延素子３ａ，７ａと同じＬＳＩ内に組み込むことにより、ＬＳＩチップの生産段階、出荷後の使用状態のいずれにおいてもテストを行うことを可能とした場合を説明したが、これに限らず、ＬＳＩ外のプリント基板上にテスト回路を構成するようにしてもよい。この場合には、テスト回路自体の汎用性が大きいという利点が得られる。
【００７７】
【発明の効果】
上述したように本発明によれば、可変遅延素子の遅延時間変化量が非常に小くても、微小な遅延時間変化量を精度良く測定でき、可変遅延素子の良否判定を短時間に精度良く実施することが可能となる可変遅延素子のテスト回路を提供することができる。
【００７８】
即ち、請求項１の発明によれば、微少な遅延時間を増倍することにより、従来から用いている測定環境にて良否判定を実施できる。
【００７９】
請求項２の発明によれば、測定対象とする可変遅延素子が単一の場合（もしくは複数組み合わせてテスト回路を構成することが困難な場合）に効果的である。請求項３の発明によれば、単一乃至少ないテスト回路にて複数の可変遅延素子をテストする場合に効果的である。
【００８０】
請求項４の発明によれば、請求項２の発明とは逆に、可変遅延素子を複数個利用することにより、テスト回路の構成を簡略化できる。
【００８１】
請求項５の発明によれば、可変遅延素子と同じＬＳＩチップにテスト回路を作り込むので、ＬＳＩチップの生産段階、出荷後の使用状態のいずれにおいてもテストを行うことができる。
【００８２】
請求項６の発明によれば、ＬＳＩ内部のみならず、プリント基板上でもテスト回路を構成することが可能になり、汎用性が大きいテスト回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る可変遅延素子のテスト回路を示すブロック図。
【図２】図１中のテスト回路の相異なる動作例を示すタイミングチャート。
【図３】図１中のテスト回路を取り出して具体例を示す回路図。
【図４】図３のテスト回路においてループ回数の記憶値を大きく設定した場合の動作例を示すタイミングチャート。
【図５】図３のテスト回路においてループ回数の記憶値を小さく設定した場合の動作例を示すタイミングチャート。
【図６】本発明の第２の実施の形態に係るテスト回路を示す回路図およびその動作例を示すタイミングチャート。。
【図７】可変遅延素子とインバータ回路をループ接続してリングオシレータを構成したテスト回路の回路図およびその動作例を示すタイミングチャート。
【符号の説明】
３ａ…可変遅延素子、
３ｂ…ループ制御部、
３ｃ…計数制御部、
３ｄ…出力制御部。
【発明の属する技術分野】
本発明は、可変遅延素子のテスト回路に係り、可変遅延素子の製品出荷試験や受入試験およびシステム組込み後に実施される良否判定の際に可変遅延素子の遅延特性を測定するために使用されるものである。
【０００２】
【従来の技術】
各種の測定器（パルスジェネレータ、ＬＳＩテスタのタイミング発生部など）やＬＳＩ内のタイミング調整用回路に利用されている可変遅延素子の遅延特性を測定する従来の技術について、以下に代表的に説明する。
【０００３】
第１の従来技術は、測定対象とする可変遅延素子で制御信号に応じた遅延時間だけ遅延した信号エッジの”Ｈ” 、”Ｌ” レベルの変化点を測定器（ＬＳＩテスタや個別測定器）側の基準信号でサーチし、エッジの境目を見つける方法である。
【０００４】
第２の従来技術は、一般にＬＳＩのＡＣ特性評価に利用されている技術であり、測定対象の可変遅延素子を含んだリングオシレータを構成し、可変遅延素子の遅延設定を変えた時のリングオシレータの発振周波数を周波数測定器により測定し、発振周波数の変化より遅延量を求める方法である。
【０００５】
第３の従来技術は、位相差−電圧変換を用いる技術であり、可変遅延素子を経た被測定信号と基準信号との位相差に応じたパルス信号を積分し、電圧に変換し、その電圧値をＡ／Ｄ変換して遅延量を求める方法である。
【０００６】
これら従来技術の問題点について、以下に説明する。
【０００７】
第１の従来技術では、微小遅延を発生することができる高性能なＬＳＩテスタや個別測定器を必要とし、１つの遅延素子ずつ順次テストするため測定環境のランニングコストが高くなる。また、信号エッジの”Ｈ” 、”Ｌ” レベルの変化点をサーチしながらエッジの境目を探す時、サーチするための基準信号のタイミングを制御する制御系のＣＰＵが介在することになり、膨大な時間を必要とする。
【０００８】
第２の従来技術では、リングオシレータの回路的制約により、リングオシレータの信号の立ち上がりと立ち下がりのどちらかに着目したテストを行う際には、デュティー比も計測するので、特殊な回路や測定器を必要とする。また、前述の第１の従来技術と同様に、測定系と制御系の間でデータの授受が発生し、膨大な時間を必要とする。
【０００９】
第３の従来技術では、積分した電圧値をＡ／Ｄ変換するために必要なセットリングタイムが必要となり、前述した２例と同様に膨大な時間を必要とする。また、前述の積分した電圧値は、Ａ／Ｄ変換器のレンジ内にある必要があり、遅延素子の遅延量に応じて基準信号のタイミングを調整する必要がある。
【００１０】
この第３の従来技術は、前述した他の２例と比較して効果的ではあるが、可変遅延回路の遅延変化量が非常に小さい場合には、信号伝送系やＡ／Ｄ変換器で発生するジッタや測定系の特性により誤差が発生する。また、測定データの再現性も確保できないという問題が発生する。
【００１１】
【発明が解決しようとする課題】
上記したように測定対象の可変遅延素子を含んだリングオシレータを構成する方式の従来の可変遅延素子のテスト回路は、リングオシレータの信号の立ち上がりと立ち下がりのどちらかに着目したテストを行う際に特殊な回路や測定器を必要とし、また、測定系と制御系の間でデータの授受が発生し、膨大な時間を必要とするという問題があった。
【００１２】
本発明は上記の問題点を解決すべくなされたもので、可変遅延素子の遅延時間変化量が非常に小くても、微小な遅延時間変化量を精度良く測定でき、可変遅延素子の良否判定を短時間に精度良く実施することが可能となる可変遅延素子のテスト回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の可変遅延素子のテスト回路は、遅延時間量を任意に設定可能な可変遅延素子を含むループ回路を形成し、前記可変遅延素子に対する入力パルス信号の正負の論理を常に一定とするループ制御部と、前記可変遅延素子の出力パルス信号の出力回数を計数し、その計数値と予め設定された設定値の一致を検出し、一致検出時に一致検出信号を生成する計数制御部と、前記計数制御部により生成された一致検出信号に基づいて前記可変遅延素子の出力パルス信号の後段回路への伝送を制御する出力制御部とを具備し、前記ループ制御部は、前記可変遅延素子の前段に設けられるセット入力端／リセット入力端付きのフリップフロップ回路と、前記フリップフロップ回路に入力するセット信号とリセット信号として前記可変遅延素子の出力パルス信号に対して遅延調節を個別に実施する固定遅延素子とを有し、所定の入力パルス信号により起動され、前記一致検出信号に基づいてループが閉じられることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１５】
まず、図１を参照して、本発明の可変遅延素子のテスト回路の概要を説明する。
【００１６】
可変遅延素子１２は、信号の入力から出力までの伝搬遅延時間を任意に設定された制御信号入力に応じて変化させるものであり、一般に制御ビット数の２乗種類の遅延時間を実現できる構成になっている。この遅延時間の変化量は非常に小さく、遅延時間の変化量が数ｐｓオーダーの可変遅延素子１２の性能をテストするために、従来は高価な測定機器と膨大な時間を必要としていた。
【００１７】
本発明では、可変遅延素子１２を通過する信号を、任意の指定回数だけループ回路を通過させてから取り出すことにより、可変遅延素子１２で設定された遅延時間変化量を任意の指定数倍の変化として観測することを可能とする。
【００１８】
ここで重要なポイントとなるのは、可変遅延素子１２の遅延時間は決められた信号エッジ（つまり、信号の立ち上がりエッジか立ち下がりエッジかのどちらか）に意味があり、単純にループ回路を構成しただけでは、両方のエッジの遅延時間の総和が観測されることになり、微小な遅延時間差を正確に測定することができない。本発明では、どちらか一方のエッジに着目した条件でループ回路を構成させて観測することを可能としたものである。
【００１９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る可変遅延素子のテスト回路を示すブロック図である。
【００２０】
この例では、例えば２進データで表わされる制御信号入力により遅延量を設定可能な可変遅延素子１２が形成されているＬＳＩ内にそのテスト回路１０も形成されており、可変遅延素子１２はその入力側の第１のマルチプレクサＭＰＸ１および出力側の第２のマルチプレクサＭＰＸ２によって、通常の信号回路（図示せず）あるいはテスト回路１０に選択的に接続されるようになっている。
【００２１】
図１中のテスト回路１０において、入力ノードＩＮＰＵＴ に印加される入力信号を受けるループ制御部１１は、第１のマルチプレクサＭＰＸ１、可変遅延素子１２、第２のマルチプレクサＭＰＸ２とともにループ回路を形成するとともに、可変遅延素子１２に印加されるパルス信号が同一エッジになるように制御する。
【００２２】
計数制御部１３は、前記ループ回路の動作によりパルス信号が可変遅延素子１２を通過した回数（ループ回数）を計数するとともに、この計数値と予め記憶されたループ回数の設定値とを比較し、一致検出時に一致検出信号を生成する。
【００２３】
出力制御部１４は、前記計数制御部１３で生成された一致検出信号と可変遅延素子１２の出力パルス信号を入力とし、テスト回路１０の出力ノードＯＵＴＰＵＴに対する出力信号の制御を行うものである。
【００２４】
図２（ａ）、（ｂ）は、図１中のテスト回路１０の相異なる動作例を示すタイミングチャートである。図２（ａ）はループ回数の設定値（記憶値）を小さいものとした場合の動作例であり、図２（ｂ）はループ回数の設定値（記憶値）を図２（ａ）の場合よりも大きいものとした場合の動作例である。
【００２５】
次に、図２（ａ）、（ｂ）を参照しながら、図１中のテスト回路１０の動作例について説明する。
【００２６】
図２（ａ）は、ループ回数の記憶値を小さく設定した場合において、入力ノードＩＮＰＵＴ に印加された入力信号に対する出力ノードＯＵＴＰＵＴの出力信号のタイミングを示している。
【００２７】
ここで、出力ノードＯＵＴＰＵＴの出力信号のうち、最上段の表示は、可変遅延素子１２の遅延時間の設定を最低値に制御した場合の信号タイミングであり、入力信号に対してオフセット遅延を持つ。それより下段の表示は、可変遅延素子１２の遅延時間の設定を制御信号入力の１ＬＳＢ（ＬＳＢ；最小重みビット）づつ大きくした場合の信号タイミングを比較のために示した。
【００２８】
図２（ａ）に示した動作例によれば、制御信号入力の１ＬＳＢの遅延制御変化による実際の出力ノードＯＵＴＰＵＴの信号波形の遅延量が小さい。
【００２９】
一方、図２（ｂ）は、ループ回数の記憶値を大きく設定した場合において、入力ノードＩＮＰＵＴ に印加された入力信号に対する出力ノードＯＵＴＰＵＴの出力信号のタイミングを示している。
【００３０】
ここで、出力ノードＯＵＴＰＵＴの出力信号のうち、最上段の表示は、可変遅延素子１２の遅延時間の設定を最低値に制御した場合の信号タイミングであり、入力信号に対してオフセット遅延を持つ。それより下段の表示は、可変遅延素子１２の遅延時間の設定を制御信号入力の１ＬＳＢづつ大きくした場合の信号タイミングを比較のために示した。
【００３１】
図２（ｂ）に示した動作例によれば、制御信号入力の１ＬＳＢの遅延に相当する遅延時間の変化量が大きいことが分かる。
【００３２】
即ち、可変遅延素子１２の制御信号入力の１ＬＳＢの変化に対応する遅延時間差を測定する際、上記したように同じ可変遅延素子１２に対して信号を複数回通過させた後に出力信号として取り出すことにより、遅延時間差が本来は微少であっても観測可能な範囲まで大きくして観測することが可能となる。
【００３３】
＜第１の実施の形態の具体例＞
図３は、図１中のテスト回路１０を取り出して具体例を示す回路図である。
【００３４】
図４および図５は、図３のテスト回路の動作条件が異なる場合の動作例を示すタイミングチャートである。なお、図４はループ回数の記憶値を大きく設定した場合の動作例であり、図５はループ回数の記憶値を図４の場合よりも小さく設定した場合の動作例である。
【００３５】
図３において、入力ノードＩＮＰＵＴ は、入力信号として負パルスが印加される。ループ制御部３ｂは、入力ノードＩＮＰＵＴ からの入力信号およびループ回路の帰還信号が入力する二入力のナンド回路３１と、このナンド回路３１の出力信号がセット（Ｓｅｔ ）入力となるフリップフロップ（ＦＦ）回路３２と、このＦＦ回路３２の出力パルス信号が可変遅延素子３ａを経由して入力する二入力のノア回路３３と、このノア回路３３の出力パルス信号が入力し、一定時間遅延させる第１の固定遅延回路３９と、この第１の固定遅延回路３９の出力信号を反転させた帰還信号Ｒｅｔｒｉｎｇ を前記ナンド回路３１の一方の入力とするインバータ回路４０と、前記ノア回路３３の出力パルス信号が入力し、一定時間遅延させ、前記ＦＦ回路３２のリセット（Ｒｅｓｅｔ ）入力として印加する第２の固定遅延回路４１を有する。
【００３６】
上記構成により、ナンド回路３１、ＦＦ回路３２、可変遅延素子３ａ、ノア回路３３、第１の固定遅延回路３９、インバータ回路４０からなるループ回路は、発振回路を形成しており、可変遅延素子３ａに印加される信号は同一エッジ（本例では立ち下がりエッジ）になる。
【００３７】
前記計数制御部３ｃは、前記ノア回路３３の出力信号ＣＬＫ がクロックとして印加されるカウンタ３５と、前記可変遅延素子３ａに信号を何回通過させるかを設定するためのデータを予め記憶しておく記憶素子（例えばレジスタ）３４と、このレジスタ３４の記憶値データと前記カウンタ３５の計数値データが一致しているかいないかを検出する一致検出回路３６と、この一致検出回路３６の出力信号（一致検出信号ＤＩＳＡ）を前記ノア回路３３の一方の入力とする信号線を有する。
【００３８】
上記構成により、計数制御部３ｃは、前記ループ回路（発振回路）の動作により信号が可変遅延素子３ａを通過した回数（ループ回数）を計数するとともに、この計数値と予め記憶されたループ回数の設定値とを比較し、一致検出時に一致検出信号ＤＩＳＡを生成して後段の回路を制御することが可能になっている。
【００３９】
出力制御部３ｄは、前記計数制御部３ｃの一致検出回路３６で生成された一致検出信号ＤＩＳＡと前記ノア回路３３の出力信号ＣＬＫ （可変遅延素子３ａを通過した信号）が入力し、一致検出信号ＤＩＳＡが”Ｈ” になるとクロック信号ＣＬＫ を通過させる機能を持つクロック制御回路３７と、このクロック制御回路３７の出力信号を反転してテスト回路の出力ノードＯＵＴＰＵＴに出力するインバータ回路３８とを有する。
【００４０】
次に、上記構成のテスト回路の動作について概要を説明する。
【００４１】
ループ制御部３ｂにおいては、入力ノードＩＮＰＵＴ からの負パルスの入力信号を起動トリガとしてＦＦ回路３２から負パルスを生成し、可変遅延素子３ａの入力ノードＡ に印加する。この可変遅延素子３ａを通過した出力ノードＺ の負パルスは、ノア回路３３を介してカウンタ３５のクロックとして印加される。このノア回路３３の出力信号ＣＬＫ は、第２の固定遅延回路４１を経てＦＦ回路３２のＲｅｓｅｔ 入力に印加され、ＦＦ回路３２をリセットさせる。
【００４２】
前記ノア回路３３の出力信号ＣＬＫ は、第１の固定遅延回路３９により遅延された後にインバータ回路４０を経て帰還信号Ｒｅｔｒｉｎｇ となり、この帰還信号Ｒｅｔｒｉｎｇ がナンド回路３１を経て前記ＦＦ回路３２のＳｅｔ 入力に印加されることにより、ＦＦ回路３２がセットされ、再び負パルスが生成され、可変遅延素子３ａに印加される。
【００４３】
一方、計数制御部３ｃでは、可変遅延素子３ａに何回信号を通過させるかを予め設定しているレジスタ３４の設定値とカウンタ３５の計数値ＣＮＴ が一致すると、一致検出回路３６で一致検出信号ＤＩＳＡが生成される（ＤＩＳＡが活性レベル”Ｈ” になる）。
【００４４】
そして、出力制御部３ｄにおいて、クロック制御回路３７は、一致検出信号ＤＩＳＡが”Ｈ” になると、前記ノア回路３３の出力信号ＣＬＫ を通過させ、この通過信号をインバータ回路３８で反転してテスト回路の出力ノードＯＵＴＰＵＴに出力する。この出力ノードＯＵＴＰＵＴの信号は、ＬＳＩ外部に接続される測定器により観測される。
【００４５】
次に、上記構成のテスト回路の動作について、図４に示したタイミングチャートを参照しながら詳細に説明する。
【００４６】
入力ノードＩＮＰＵＴ から負パルスの入力信号がナンド回路３１の一方の入力として印加された時、このナンド回路３１の他方の入力のレベルが”Ｈ” であれば、ナンド回路３１から正パルスが出力する。この正パルスがＦＦ回路３２のＳｅｔ 入力として印加されると、ＦＦ回路３２のＱＮ出力端に負パルスが出力する。
【００４７】
この負パルスは、可変遅延素子３ａを通過し、可変遅延素子３ａに設定された遅延時間分だけ遅れて可変遅延素子３ａの出力ノードＺ に出力し、ノア回路３３の一方の入力として印加される。この時、ノア回路３３の他方の入力のレベルが”Ｌ” であれば、このノア回路３３から正パルスＣＬＫ が出力する。この正パルスＣＬＫ はカウンタ３５に入力され、正パルスＣＬＫ の立上げエッジでカウンタ３５の計数値がインクリメントされる。
【００４８】
なお、上記正パルスＣＬＫ が第２の固定遅延回路４１により遅延され、この遅延された正パルスＣＬＫ によりＦＦ回路３２がリセットされ、ＦＦ回路３２のＱＮ出力端は再び”Ｈ” レベルに戻る。
【００４９】
また、前記正パルスＣＬＫ が第１の固定遅延回路３９により遅延された後、インバータ４０により反転されて負パルスＲｅｔｒｉｇとなり、この負パルスは前記ナンド回路３１の他方の入力として印加される。この時、ナンド回路３１の一方の入力として入力ノードＩＮＰＵＴ の”Ｈ” レベルが印加されているので、上記負パルスはナンド回路３１を通過してＦＦ回路３２のＳｅｔ 入力として印加され、ＦＦ回路３２のＱＮ出力端は再び”Ｌ” レベルに落ちる。
【００５０】
上記したようなループ動作を繰り返すことにより、カウンタ３５の計数値がインクリメントされる。このカウンタ３５の計数値ＣＮＴ がレジスタ３４の設定値（図４は“３”の場合、図５は“１”の場合）までインクリメントされると、一致検出回路３６で一致検出が行われ、一致検出信号ＤＩＳＡが活性レベル”Ｈ” になる。この時点で、前記ノア回路３３が閉じられ、可変遅延素子３ａを通過した負パルスはノア回路３３を通過しなくなり、カウンタ３５のインクリメント動作が停止する。
【００５１】
そして、出力制御部３ｄのクロック制御回路３７は、一致検出信号ＤＩＳＡが”Ｈ” になると、ノア回路３３の出力信号（正パルスＣＬＫ ）を通過させ、この通過信号をインバータ回路３８で反転して負パルスとし、出力ノードＯＵＴＰＵＴに出力する。
【００５２】
上記したような動作において、図４に示したようにレジスタ３４の設定値が“３”の場合および図５に示したようにレジスタ３４の設定値が“１”の場合について、それぞれ入力ノードＩＮＰＵＴ に信号の立ち下がりエッジが印加されてから、出力ノードＯＵＴＰＵＴに信号の立ち下がりエッジが出力されるまでの伝搬遅延時間Ｔｐｄ３、Ｔｐｄ１の内訳はそれぞれ次式（１）、（２）で示される。
【００５３】
Ｔｎｄ２ｒ はナンド回路３１の入力として信号の立ち下がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間、
ＴｆｆｆはＦＦ回路３２の入力として信号の立ち上がりエッジが印加されてから出力に立ち下がりエッジが出力されるまでの時間、
Ｔｖｅｒｆ は可変遅延素子３ａの入力として信号の立ち下がりエッジが印加されてから出力に立ち下がりエッジが出力されるまでの時間、
Ｔｎｒ２ｒ はノア回路３３の入力として信号の立ち下がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間、
Ｔｄｅｌｒ は第１の固定遅延回路３９の入力として信号の立ち上がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間、
Ｔｉｖｆはインバータ回路４０、３８の入力として信号の立ち上がりエッジが印加されてから出力に立ち下がりエッジが出力されるまでの時間、
Ｔｃｌｋｒ はクロック制御回路３７の入力として信号の立ち上がりエッジが印加されてから出力に立ち上がりエッジが出力されるまでの時間
を表わしている。
【００５４】
一方、可変遅延素子３ａの遅延時間の設定を変えてＴｖｅｒｆ’とした場合の伝搬遅延時間Ｔｐｄ３’ 、Ｔｐｄ１’ は、前式（１）および（２）中のＴｖｅｒｆ をＴｖｅｒｆ’に置換えたものになる。
【００５５】
したがって、レジスタ３４の設定値を“１”とした場合は、Ｔｐｄ１’−Ｔｐｄ１＝Ｔｖｅｒｆ’−Ｔｖｅｒｆ として出力ノードＯＵＴＰＵＴで観測されることになる。
【００５６】
これに対して、レジスタ３４の設定値を“３”とした場合は、Ｔｐｄ３’−Ｔｐｄ３＝Ｔｖｅｒｆ’×３ −Ｔｖｅｒｆ ×３ ＝（Ｔｖｅｒｆ’−Ｔｖｅｒｆ）×３となり、レジスタ３４の設定値を“１”とした場合に比べて、遅延時間の変化を３倍に拡大して観測することが可能となる。
【００５７】
次に、上記したテスト回路の動作の論理シミュレーションを行った結果を下表１に示す。
【００５８】
ここで、Ｒｅｇ データはレジスタ３４の設定値、Ｔｐｄ０は可変遅延素子３ａの遅延設定データを＃０００（＝０）とした場合の伝搬遅延時間、Ｔｐｄ１は可変遅延素子３ａの遅延設定データを＃００１（＝１）とした場合の伝搬遅延時間、倍率はＲｅｇ データを１とした場合のＴｐｄ１−Ｔｐｄ０ を基準とした比率である。
【００５９】
【表１】
上記表１によれば、本例のテスト回路では、入力信号に対してレジスタ３４の設定値分だけ遅延時間の変化量を増倍した信号が出力ノードＯＵＴＰＵＴに出力されることが確認される。しかも、前式（１）、（２）で示した通り、可変遅延素子３ａを通過する信号の立ち下がりエッジに着目した遅延時間の抽出が可能となっている。
【００６１】
ここで、比較のため、図７に、可変遅延素子ＶＥＲ とインバータ回路ＩＶをループ接続して構成したリングオシレータおよびその動作波形のタイミングチャートを示す。
【００６２】
図７に示すリングオシレータにおいて、インバータ回路ＩＶの入力として信号の立ち上がりエッジが印加されてから立ち下がりエッジが出力されるまでの伝搬遅延時間をＴｉｖｆ、可変遅延素子ＶＥＲ の入力として信号の立ち下がりエッジが印加されてから出力ノードＯＵＴＰＵＴの信号として立ち下がりエッジが出力されるまでの伝搬遅延時間をＴｖｅｒｆ 、インバータ回路ＩＶの入力として信号の立ち下がりエッジが印加されてから立ち上がりエッジが出力されるまでの伝搬遅延時間をＴｉｖｆ、可変遅延素子ＶＥＲ の入力として信号の立ち上がりエッジが印加されてから出力ノードＯＵＴＰＵＴの信号として立ち上がりエッジが出力されるまでの伝搬遅延時間をＴｖｅｒｒ で表わすと、出力ノードＯＵＴＰＵＴの信号の周期は次式（３）で示される。
【００６３】
Ｔｖｅｒｒ ＋Ｔｉｖｆ＋Ｔｖｅｒｆ ＋Ｔｉｖｆ …（３）
である。
【００６４】
上式（３）から分かるように、図７のテスト回路においては、可変遅延素子ＶＥＲ を通過する信号のエッジは立ち上がりと立ち下がりが混在しており、信号エッジの立ち上がりと立ち下がりのどちらか一方に着目した遅延時間の抽出は不可能であった。
【００６５】
＜第２の実施の形態＞
図６（ａ）は、本発明の第２の実施の形態に係るテスト回路を示す回路図である。図６（ｂ）は、同図（ａ）のテスト回路の動作例を示すタイミングチャートである。
【００６６】
図６（ａ）において、７１は入力ノードＩＮＰＵＴ からの入力信号およびループ回路の帰還信号が入力する発振制御用の二入力のアンド回路である。このアンド回路７１の出力ノードＺ０の信号は、正転バッファ回路７２を経て第１の可変遅延素子７ａの入力ノードＡ１に入力するとともに、反転バッファ回路７３を経て第２の可変遅延素子７ｂの入力ノードＡ２に入力する。波形整形用のＳＲ型のＦＦ回路７４は、セット入力端Ｓに前記第１の可変遅延素子７ａの出力ノードＺ１の信号が入力し、リセット入力端Ｒに前記第２の可変遅延素子７ｂの出力ノードＺ２の信号が入力する。
【００６７】
上記ＦＦ回路７４の出力端の信号は、出力ノードＯＵＴＰＵＴに出力されるとともにインバータ回路７５により反転され、前記アンド回路７１の一方の入力ノードＡ０に帰還信号として入力する。
【００６８】
上記構成において、発振制御用のアンド回路７１、正転バッファ回路７２、第１の可変遅延素子７ａ、波形整形用のＦＦ回路７４、インバータ回路７５からなるループ回路は、リングオシレータを形成しており、第１の可変遅延素子７ａに印加される信号は立ち上がりエッジになり、第２の可変遅延素子７ｂに印加される信号は立ち下がりエッジになる。
【００６９】
入力ノードＩＮＰＵＴ の入力信号が”Ｈ” レベルになると、発振制御用のアンド回路７１の出力ノードＺ０が”Ｈ” レベルになり、このノードＺ０の正パルスを起動トリガとして周期Ｔｒｉｎｇ でリングオシレータの発振が開始する。
【００７０】
上記周期Ｔｒｉｎｇ の内訳は次式（４）で示される。
【００７１】
Ｔｒｉｎｇ＝ＶＥＲ１ｒ＋ＳＥＴ＋ＩＶｆ＋ＡＮｆ＋ＶＥＲ２ｒ＋ＲＥＳＥＴ＋ＩＶｒ＋ＡＮｒ …（４）
ここで、ＶＥＲ１ｒ は、第１の可変遅延素子７ａを信号の立ち上がりエッジが通過する時間、ＳＥＴ は波形整形用のＦＦ回路７４のＳｅｔ 入力端に信号の立ち上がりエッジが印加されてから出力ノードＯＵＴＰＵＴに立ち上がり信号が出力されるまでの時間、ＩＶｆ はインバータ７５の入力として信号の立ち上がり信号が印加されてから出力が立ち下がるまでの時間、ＡＮｆ は発振制御用のアンドゲート７１を立ち下がり信号が通過する時間、ＶＥＲ２ｒ は第２の可変遅延素子７ｂを信号の立ち上がりエッジが通過する時間、ＲＥＳＥＴ は波形整形用のＦＦ回路７４のＲｅｓｅｔ 入力端に信号の立ち上がりエッジが印加されてから出力ノードＯＵＴＰＵＴに立ち下がり信号が出力されるまでの時間、ＩＶｒ はインバータ７５の入力として信号の立ち下がり信号が印加されてから出力が立ち上がるまでの時間、ＡＮｒ は発振制御用のアンドゲート７１を立ち上がり信号が通過する時間である。
【００７２】
上式（４）に示した時間の内訳の中で重要なのは、第１の可変遅延素子７ａを立ち上がり信号が通過する時間ＶＥＲ１ｒ および第２の可変遅延素子７ｂを信号の立ち上がりエッジが通過する時間ＶＥＲ２ｒ に意味があり、信号の立ち下がりエッジが通過する時間の影響は、出力ノードＯＵＴＰＵＴに観測される発振信号には影響しない点である。
【００７３】
図６（ａ）のテスト回路を用いて実際に遅延時間の測定を行う場合は、出力ノードＯＵＴ の後段側に、第１の実施の形態と同様に、計数制御回路３ｃ、出力制御回路３ｄを設け、第１の可変遅延素子７ａおよび第２の可変遅延素子７ｂの遅延設定を任意に変えた場合について、入力ノードＩＮＰＵＴ の信号レベルの制御により発振制御を行い、外部接続される測定器により第１の可変遅延素子７ａおよび第２の可変遅延素子７ｂの遅延時間の変化量を測定する。
【００７４】
図６のテスト回路によれば、信号の立ち上がりエッジが印加される可変遅延素子７ａと信号の立ち下がりエッジが印加される可変遅延素子７ｂを使用することにより、図３のテスト回路と比べて構成を簡略化することができる。
【００７５】
＜第３の実施の形態＞
前記第１の実施の形態では、１個の可変遅延素子３ａに対してテスト回路を接続したが、測定対象である可変遅延素子３ａに対して同一ＬＳＩ内の別の遅延素子が直列に接続された状態のもの（図示せず）にテスト回路を接続して、前記実施の形態と同様にテストを行うようにしてもよい。この場合には、複数の可変遅延素子を単一乃至少ないテスト回路によりテストする場合に効果的である。
【００７６】
＜第４の実施の形態＞
前記各実施の形態では、テスト回路を測定対象である可変遅延素子３ａ，７ａと同じＬＳＩ内に組み込むことにより、ＬＳＩチップの生産段階、出荷後の使用状態のいずれにおいてもテストを行うことを可能とした場合を説明したが、これに限らず、ＬＳＩ外のプリント基板上にテスト回路を構成するようにしてもよい。この場合には、テスト回路自体の汎用性が大きいという利点が得られる。
【００７７】
【発明の効果】
上述したように本発明によれば、可変遅延素子の遅延時間変化量が非常に小くても、微小な遅延時間変化量を精度良く測定でき、可変遅延素子の良否判定を短時間に精度良く実施することが可能となる可変遅延素子のテスト回路を提供することができる。
【００７８】
即ち、請求項１の発明によれば、微少な遅延時間を増倍することにより、従来から用いている測定環境にて良否判定を実施できる。
【００７９】
請求項２の発明によれば、測定対象とする可変遅延素子が単一の場合（もしくは複数組み合わせてテスト回路を構成することが困難な場合）に効果的である。請求項３の発明によれば、単一乃至少ないテスト回路にて複数の可変遅延素子をテストする場合に効果的である。
【００８０】
請求項４の発明によれば、請求項２の発明とは逆に、可変遅延素子を複数個利用することにより、テスト回路の構成を簡略化できる。
【００８１】
請求項５の発明によれば、可変遅延素子と同じＬＳＩチップにテスト回路を作り込むので、ＬＳＩチップの生産段階、出荷後の使用状態のいずれにおいてもテストを行うことができる。
【００８２】
請求項６の発明によれば、ＬＳＩ内部のみならず、プリント基板上でもテスト回路を構成することが可能になり、汎用性が大きいテスト回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る可変遅延素子のテスト回路を示すブロック図。
【図２】図１中のテスト回路の相異なる動作例を示すタイミングチャート。
【図３】図１中のテスト回路を取り出して具体例を示す回路図。
【図４】図３のテスト回路においてループ回数の記憶値を大きく設定した場合の動作例を示すタイミングチャート。
【図５】図３のテスト回路においてループ回数の記憶値を小さく設定した場合の動作例を示すタイミングチャート。
【図６】本発明の第２の実施の形態に係るテスト回路を示す回路図およびその動作例を示すタイミングチャート。。
【図７】可変遅延素子とインバータ回路をループ接続してリングオシレータを構成したテスト回路の回路図およびその動作例を示すタイミングチャート。
【符号の説明】
３ａ…可変遅延素子、
３ｂ…ループ制御部、
３ｃ…計数制御部、
３ｄ…出力制御部。
Claims (4)
- 遅延時間量を任意に設定可能な可変遅延素子を含むループ回路を形成し、前記可変遅延素子に対する入力パルス信号の正負の論理を常に一定とするループ制御部と、
前記可変遅延素子の出力パルス信号の出力回数を計数し、その計数値と予め設定された設定値の一致を検出し、一致検出時に一致検出信号を生成する計数制御部と、
前記計数制御部により生成された一致検出信号に基づいて前記可変遅延素子の出力パルス信号の後段回路への伝送を制御する出力制御部とを具備し、
前記ループ制御部は、
前記可変遅延素子の前段に設けられるセット入力端／リセット入力端付きのフリップフロップ回路と、
前記フリップフロップ回路に入力するセット信号とリセット信号として前記可変遅延素子の出力パルス信号に対して遅延調節を個別に実施する固定遅延素子
とを有し、所定の入力パルス信号により起動され、前記一致検出信号に基づいてループが閉じられることを特徴とする可変遅延素子のテスト回路。 - 前記可変遅延素子に対して別の可変遅延素子あるいは遅延素子が直列に接続されていることを特徴とする請求項１記載の可変遅延素子のテスト回路。
- 前記ループ制御部、計数制御部および出力制御部は、前記可変遅延素子と同じ半導体集積回路チップに形成されていることを特徴とする請求項１又は２記載の可変遅延素子のテスト回路。
- 前記ループ制御部、計数制御部および出力制御部は、前記可変遅延素子が形成されている半導体集積回路の外部に形成されていることを特徴とする請求項１又は２記載の可変遅延素子のテスト回路。
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