KR101957412B1 - 새로운 버니어 지연선 디자인이 적용된 시간 디지털 변환기 및 보스트 회로 장치 - Google Patents

새로운 버니어 지연선 디자인이 적용된 시간 디지털 변환기 및 보스트 회로 장치 Download PDF

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윤홍일
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Abstract

본 실시예들은 지연단 사이에 멀티플렉서를 위치시키고, 지연선의 각 단마다 사용되는 지연 시간에 차이를 두어 낮은 수준의 지연 시간부터 단을 지날수록 높은 수준의 지연 시간을 검색하도록 지연단을 연결함으로써, 플립플롭의 개수를 절감하고 하드웨어 면적을 감소할 수 있는 시간 디지털 변환기 및 보스트 회로 장치를 제공한다.

Description

새로운 버니어 지연선 디자인이 적용된 시간 디지털 변환기 및 보스트 회로 장치 {Built Off Self-Test Circuit Apparatus and Time to Digital Converter with New Vernier Delay Line Design}
본 실시예가 속하는 기술 분야는 시간 디지털 변환기 및 보스트 회로 장치에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
반도체 제조 테스트 분야에서 문제점 중 하나는 반도체 검사 장비의 동작 속도가 테스트 대상 회로에 비해 뒤쳐지는 점이다.
보스트(Built-Off Self-Test, BOST)는 반도체 검사 장비와 테스트 대상 회로 사이의 성능격차에 따른 신뢰도 저하문제를 해결하기 위한 장치이다. 보스트는 반도체 검사 장비와 테스트 대상 회로 사이에서 테스트 패턴의 전달과 그 응답을 받는 연결 고리 역할을 수행한다. 테스트 패턴의 전달과 그에 따른 테스트 대상 회로의 응답을 올바르게 수용하기 위해서는 보스트와 테스트 대상 회로 사이의 연결 핀에 내재하는 지연 시간 요소를 균일하게 유지하여야 한다.
시간 영역 반사측정 방법(Time Domain Reflectometry, TDR)은 지연 시간을 측정하고자 하는 핀에 측정 신호를 인가하고, 인가된 신호가 반사되어 돌아오는 시간을 측정하는 방식이다. 측정된 시간을 디지털 값으로 변환하기 위해 시간 디지털 변환기(Time to Digital Converter, TDC)가 이용되는데 일반적으로 버니어 지연 선을 이용하여 구현된다.
기존의 버니어 지연 선은 낮은 상세 수준의 지연 시간 측정 부분과 높은 상세 수준의 지연 시간 측정 부분으로 나뉘어져서 낮은 상세 수준의 지연 시간을 측정한 후 이어 지연 시간을 높은 상세 수준 지연 시간을 측정한다. 기존의 방식에서는 측정 가능한 지연 시간의 길이가 길수록 플립플롭의 수가 증가하는 문제가 있고, 이러한 문제는 높은 정밀도가 요구될수록 가중된다.
본 발명의 실시예들은 낮은 상세 수준의 지연선과 높은 상세 수준의 지연선 구조를 혼합하여 단과 단 사이에 멀티플렉서를 위치시키고, 지연선의 각 단마다 사용되는 지연 시간에 차이를 두어 낮은 수준의 지연 시간부터 단을 지날수록 높은 수준의 지연 시간을 검색하도록 지연단을 연결함으로써, 하나의 지연선을 사용하여 두 신호의 지연 시간 차이를 측정하는 데 발명의 주된 목적이 있다.
본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 수 있다.
본 실시예의 일 측면에 의하면, 플립플롭 및 지연 시간 차이를 갖는 두 개의 버퍼를 포함하며 전기 신호를 지연시키는 복수의 지연단, 및 상기 복수의 지연단 간에 연결되며 이전 지연단에서 출력된 전기 신호를 다음 지연단에 평행하게 입력하거나 크로스로 입력하는 멀티플렉서를 포함하는 것을 특징으로 하는 시간 디지털 변환기를 제공한다.
본 실시예의 다른 측면에 의하면, 플립플롭 및 지연 시간 차이를 갖는 두 개의 버퍼를 포함하며 전기 신호를 지연시키는 복수의 지연단, 및 상기 복수의 지연단 간에 연결되며 이전 지연단에서 출력된 전기 신호를 다음 지연단에 평행하게 입력하거나 크로스로 입력하는 멀티플렉서를 갖는 복수의 시간 디지털 변환기를 포함하며, 상기 복수의 시간 디지털 변환기의 상기 지연단에 상이한 시점에 관한 시작 신호가 각각 입력되고, 동일한 시점에 관한 정지 신호가 공통으로 입력되는 것을 특징으로 하는 보스트 회로 장치를 제공한다.
이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 낮은 상세 수준의 지연선과 높은 상세 수준의 지연선 구조를 혼합하여 단과 단 사이에 멀티플렉서를 위치시키고, 지연선의 각 단마다 사용되는 지연 시간에 차이를 두어 낮은 수준의 지연 시간부터 단을 지날수록 높은 수준의 지연 시간을 검색하도록 지연단을 연결함으로써, 보스트 모듈과 피측정장치들 간에 연결된 채널들의 물리적 차이에 의한 신호의 지연 시간 격차를 측정하기 위한 SM(Skew Measurement) 모듈의 플립플롭의 개수를 절감시키고 각 채널당 필요한 TDC(Time to Digital Converter)의 면적을 감소시키는 효과가 있다.
여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급된다.
도 1은 본 발명의 일 실시예에 따른 보스트 회로 장치를 예시한 블록도이다.
도 2는 기존의 버니어 지연 선 방식으로 동작하는 시간 디지털 변환기를 예시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 시간 디지털 변환기를 예시한 도면이다.
도 4는 기존의 버니어 지연 선 방식으로 동작하는 시간 디지털 변환기를 시뮬레이션한 결과이다.
도 5는 본 발명의 다른 실시예에 따른 시간 디지털 변환기를 시뮬레이션한 결과이다.
이하, 본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하고, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다.
도 1은 보스트 회로 장치를 예시한 블록도이다. 도 1에 도시된 바와 같이, 반도체 테스트 시스템은 자동 테스트 장비(Automatic Test Equipment, ATE), 하나 이상의 보스트(BOST) 회로 장치, 및 복수의 피시험장치(Device Under Test, DUT)를 포함한다.
반도체 테스트 시스템은 자동 테스트 장비(ATE)와 피측정장치(DUT) 사이에 보스트 모듈을 삽입하여 테스트 I/O를 감소시키고 병렬성을 향상시킨다.
ATE는 DUT를 자동으로 검사하는 장비로 마이크로컴퓨터 또는 마이크로프로세서 기반의 시스템으로 구성된다. ATE는 테스트 헤더를 통해 BOST 회로 장치와 전기적으로 결합된다. ATE는 BOST 회로 장치를 통하여 DUT와 전기적으로 연결하고 테스트 패턴을 DUT에 입력하고 DUT의 출력과 기대값을 비교하여 DUT의 오류를 판정한다. DUT는 BOST 회로 장치의 소켓에 장착되어 전기적으로 결합될 수 있다.
ATE는 외부의 서버와 인터페이스를 사용하여 접속할 수 있다. 서버는 사용자 인터페이스를 제공하여 사용자가 테스트될 DUT의 특성에 맞는 테스트 프로그램을 작성할 수 있는 환경을 제공한다. 또한 서버는 ATE에 테스트 프로그램을 송신하며 ATE에서 테스트 결과를 송신 받아 분석할 수 있는 사용자 인터페이스를 제공할 수 있다. 서버는 임의의 타입의 프로세싱 디바이스일 수 있고, 종래의 퍼스널 컴퓨터(PC), 데스크 탑 디바이스, 또는 휴대용 디바이스, 마이크로프로세서 컴퓨터, 마이크로프로세서 기반 또는 프로그램가능 소비자 전자 디바이스, 미니-컴퓨터, 메인프레임 컴퓨터, 및/또는 개인용 모바일 컴퓨팅 디바이스를 포함하지만 이에 제한되지는 않는다.
BOST 회로 장치는 프린트 인쇄기판으로 형성될 수 있고, ATE와 DUT를 전기적으로 연결하기 위한 다수의 도전패턴들이 형성될 수 있다. 다수의 도전패턴들은 입출력 테스트 신호 라인들, 클록 신호 라인들, 전원 라인들을 포함할 수 있다. BOST 회로 장치는 테스트 보드 또는 하이픽스(High Fidelity Tester Access Fixture, HI FIX)를 포함할 수 있다.
SM(Skew Measurement) 모듈은 보스트 회로 장치와 피측정장치들 간에 연결된 채널들의 물리적 차이에 의한 신호의 지연 시간 격차를 측정한다. SK 모듈은 개방 회로(Open Circuit) 상태에서 채널들을 통해 주기적으로 신호를 전송하고 수신하여 지연 시간을 측정한다. BOST 회로 장치는 채널별로 측정된 지연 시간을 기반으로 채널별 송신 시간을 보정한다.
DUT는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리 소자 또는 ROM, PROM, EPROM, EEPROM, 플래시 메모리, PRAM, MRAM, RRAM, FRAM 등과 같은 비휘발성 메모리 소자 및 이들을 포함하는 메모리 컴포넌트(Memory Component)일 수 있다. 또한, DUT는 메모리 소자 또는 메모리 패키지에 한정되지 않으며, 예를 들어 메모리 컴포넌트들이 조합되어 이루어진 메모리 모듈(Memory Module), 메모리 카드(Memory Card) 또는 메모리 스틱(Memory Stick)일 수 있다. 나아가 DUT는 메모리 소자를 포함하거나 포함하지 않는 ISP(Image Signal Processor), DSP(Digital Signal Processor)와 같은 칩들을 포함할 수 있다.
도 2는 기존의 버니어 지연 선 방식으로 동작하는 시간 디지털 변환기를 예시한 도면이다.
기존의 SM 모듈은 시작 신호와 정지 신호의 간격을 측정하기 위해서, CDL(Coarse Delay Line)과 FDL(Fine Delay Line)을 구비한다. 즉, 기존의 시간 디지털 변환기는 낮은 상세 수준의 지연 시간을 측정하기 위한 버니어 지연선과 높은 상세 수준의 지연 시간을 측정하기 위한 버니어 지연선을 각각 구비한다. 기존의 SM 모듈은 낮은 수준의 지연 시간을 측정한 후, 높은 수준의 지연 시간을 측정하는 순차적인 방법으로 총 지연 시간을 측정하는 방식을 사용한다.
CDL에서 정지 신호가 시작 신호보다 먼저 로직 하이(Logic High)되면, 해당하는 버니어 지연단의 출력은 1이 되고 제어 블록(Control Block)으로 입력된다. 제어 블록의 출력은 멀티플렉서 블록(MUX Block)의 동작을 제어한다.
멀티플렉서 블록은 CDL에서 시작 신호와 정지 신호를 전송하는 선을 FDL에서 시작 신호와 정지 신호로 연결한다. 제어 블록에서 받은 신호에 의해 어느 타이밍에 시작 신호와 정지 신호를 FDL로 넘겨주는지 판단한다. CDL에서 정지 신호가 시작 신호보다 먼저 로직 하이된 시점을 멀티플렉서 블록을 통해 연결된 부분으로 전송하여 CDL에서 시작 신호를 역전한 정지 신호는 FDL에서 시작 신호로, CDL에서 역전된 시작 신호는 FDL에서 정지 신호로 입력된다. CDL보다 상세한 버퍼 딜레이를 갖춘 FDL에서 두 신호의 격차 차이를 탐색한다.
도 2에 도시된 바와 같이, 기존의 버니어 지연선의 지연단은 하나의 플립플롭과 서로 다른 지연 시간을 가지는 두 개의 버퍼로 구성된다. 지연 시간 측정 시작 신호와 반사되어 되돌아오는 신호의 인가를 통해 생성된 버니어 지연 단의 두 입력 신호(시작 신호와 정지 신호)가 각각에 연결된 버퍼를 통해 출력되고, 각 신호가 플립플롭에 입력된다.
정지 신호와 연결된 버퍼의 지연 시간(T2)이 시작 신호와 연결된 버퍼의 지연 시간(T1)보다 작은 값을 갖기 때문에 버니어 지연선을 지날수록 정지 신호와 시작 신호의 차이가 감소하게 된다. 시작 신호가 정지 신호에게 따라잡히면, 해당하는 버니어 지연 단의 플립플롭의 출력이 1이 된다. 지연 시간 측정은 버니어 지연선의 플립플롭의 출력을 사용하며, N단 버니어 지연선의 각 단의 플립플롭 출력을 N개의 비트를 통해 총 지연 시간 측정값을 계산한다.
지연시간 측정 단위는 각 지연단에 포함되어 있는 버퍼의 지연 시간 차이(T1-T2 or T3-T4)에 의해 결정된다. 기존 방식은 버니어 지연선의 지연 단에 해당하는 지연 시간들이 각 지연단마다 동일하다. 기존 방식에서 하나의 지연선인 CDL에서의 측정 가능한 지연 시간 범위는 N1 * (T1-T2)이고, 다른 지연선인 FDL에서의 측정 가능한 지연 시간 범위는 N2 * (T3-T4)이다.
도 3은 본 실시예에 따른 시간 디지털 변환기를 예시한 도면이다.
시간 디지털 변환기는 복수의 지연단 및 멀티플렉서를 포함한다. 장치(100)는 도 1에서 예시적으로 도시한 다양한 구성요소들 중에서 일부 구성요소를 생략하거나 다른 구성요소를 추가로 포함할 수 있다.
복수의 지연단은 플립플롭 및 지연 시간 차이를 갖는 두 개의 버퍼를 포함하며 전기 신호를 지연시킨다. 각 지연단에 시작 신호와 정지 신호가 각각 입력된다. 지연단의 두 개의 버퍼에서 정지 신호에 관한 버퍼의 지연 시간이 시작 신호에 관한 버퍼의 지연 시간보다 작게 설정된다. 복수의 지연단의 지연 시간 차이가 상기 복수의 지연단마다 상이하게 설정된다. 다음 지연단의 지연 시간은 이전 지연단의 지연 시간의 1/2로 설정될 수 있다. 예컨대, T1_2의 크기는 T1_1의 크기의 1/2로 설정될 수 있고, T2_2의 크기는 T2_1의 크기의 1/2로 설정될 수 있다.
복수의 지연단 중에서 마지막 N 번째 지연단의 지연 시간 크기가 최고 상세 수준의 지연 시간으로 설정될 수 있다. 복수의 지연단 중에서 마지막 N(상기 N은 자연수) 번째 지연단의 지연 시간 크기((T1_N)-(T2_N))가 1이라고 가정하면, (N-1) 번째 지연단의 지연 시간 크기((T1_N-1)-(T2_N-1))는 마지막 N 지연단의 2배인 2이고 (N-2) 번째 지연단의 지연시간 크기는 (n-1)번째 단 지연시간의 2배인 4의 값을 갖도록 설정한다. (N-K)(상기 K는 자연수) 번째 지연단의 지연 시간 크기는 2K로 설정하여, 시작 신호와 정지 신호의 시간 차이가 2N-1 이내의 범위에서 측정이 가능하며 시작 신호와 정지 춤 신호의 간격을 최종적으로 좁힐 수 있는 범위에 해당한다.
멀티플렉서는 복수의 지연단 간에 연결되며 이전 지연단에서 출력된 전기 신호를 다음 지연단에 평행하게 입력하거나 크로스로 입력한다. 멀티플렉서는 제1 멀티플렉서 및 제2 멀티플렉서를 포함한다. 제1 멀티플렉서는 이전 지연단의 시작 신호 및 이전 지연단의 정지 신호를 입력으로 하고, 제2 멀티플렉서는 이전 지연단의 시작 신호 및 이전 지연단의 정지 신호를 입력으로 한다. 이전 지연단의 플립플롭의 출력에 따라 설정된 멀티플렉서의 출력을 참조하여 다음 지연단의 입력이 결정된다.
이전 지연단의 시작 신호가 이전 지연단의 정지 신호보다 빠른 상태를 유지하여 멀티플렉서의 출력이 제1 출력값이면, 이전 지연단의 시작 신호가 다음 지연단의 시작 신호로 입력되고 이전 지연단의 정지 신호가 다음 지연단의 정지 신호로 입력된다. 이전 지연단의 시작 신호가 이전 지연단의 정지 신호보다 빠른 상태를 유지하여 멀티플렉서의 출력이 제1 출력값이면, 이전 지연단의 시작 신호 및 이전 지연단의 정지 신호가 다음 지연단을 통과하면서 측정되는 지연 시간 차이가 증가한다. 첫 번째 지연단의 플립플롭의 출력(Q)값에 따른 멀티플렉서의 출력값을 참조하여 다음 지연단의 입력이 결정된다. 예컨대, Q가 0일 경우에 이전 지연단의 시작 신호와 정지 신호가 그대로 다음 지연단의 시작 신호와 정지 신호가 되어 측정 지연 시간이 증가하게 된다.
이전 지연단의 시작 신호가 이전 지연단의 정지 신호에게 따라 잡혀서 멀티플렉서의 출력이 제2 출력값이면, 이전 지연단의 시작 신호가 다음 지연단의 정지 신호로 입력되고 이전 지연단의 정지 신호가 다음 지연단의 시작 신호로 입력된다. 이전 지연단의 시작 신호가 이전 지연단의 정지 신호에게 따라 잡혀서 멀티플렉서의 출력이 제2 출력값이면, 이전 지연단의 정지 신호가 이전 지연단의 시작 신호를 역전한 시간 차이가 다음 지연단을 통과하면서 다음 지연단의 시작 신호 및 다음 지연단의 정지 신호 간의 지연 시간 차이가 좁혀진다. 예컨대, Q가 1일 경우에 시작 신호가 정지 신호를 따라잡았을 때를 의미하고, 이전 지연단의 정지 신호와 시작 신호가 멀티플렉서를 통해 각각 다음 지연단의 시작 신호와 정지 신호로 입력된다. 신호간에 역전한 차이를 높은 상세 수준의 지연단으로 통과하면서 시작 신호와 정지 신호의 시간차가 좁혀진다. 이러한 동작을 반복하여 시작 신호와 정지 신호의 시간차를 좁힌다.
본 실시예에 따른 시간 디지털 변환기는 각 지연단의 지연 시간을 다르게 지정하였고, 이전 지연단의 지연 시간 측정 결과를 바탕으로 멀티플렉서를 통한 다음 지연단에서의 지연 시간 증가 크기가 결정된다. 이러한 동작을 통해 지연단을 거쳐 갈수록 지연 시간을 높은 해상도로 두 신호의 시간차를 좁히는 것이 가능하고 플립플롭의 수를 감소시킬 수 있다. 따라서, 보스트 모듈과 피측정장치들 간에 연결된 채널들의 물리적 차이에 의한 신호의 지연 시간 격차를 측정하기 위한 SM(Skew Measurement) 모듈의 플립플롭의 개수를 절감시키고 각 채널당 필요한 TDC(Time to Digital Converter)의 면적을 감소시키는 효과가 있다.
보스트 회로 장치는 복수의 시간 디지털 변환기를 포함한다. 시간 디지털 변환기는 플립플롭 및 지연 시간 차이를 갖는 두 개의 버퍼를 포함하며 전기 신호를 지연시키는 복수의 지연단를 포함하고, 상기 복수의 지연단 간에 연결되며 이전 지연단에서 출력된 전기 신호를 다음 지연단에 평행하게 입력하거나 크로스로 입력하는 멀티플렉서를 포함한다. 보스트 회로 장치에서 복수의 시간 디지털 변환기의 지연단에는 상이한 시점에 관한 시작 신호가 각각 입력되고, 동일한 시점에 관한 정지 신호가 공통으로 입력된다. 보스트 회로 장치에 포함된 복수의 시간 디지털 변환기에 관하여는 실시예에 따른 시간 디지털 변환기가 수행하는 동작에 관한 상세한 설명과 중복되는 설명은 생략하기로 한다.
도 4는 기존의 버니어 지연 선 방식으로 동작하는 시간 디지털 변환기를 시뮬레이션한 결과이다.
VDL(Vernier Delay Line)에서 초기 시간 간격(Time Interval, 410)을 20ns로 설정하고, CDL은 10개의 단, FDL은 1개의 CDL해상도보다 작기에 3개의 단으로 구현하였다. CDL 한 단의 해상도가 3ns(5ns-2ns, 420)라면, 역전된 신호는 무조건 3ns이하이기 때문에 FDL의 해상도는 1ns(2ns-1ns, 430)*3으로 구현하였다. CDL에서의 T1버퍼는 5ns, T2버퍼는 2ns로 부여하고, FLD에서의 T1버퍼는 2ns, T2버퍼는 1ns로 부여하였다. 10개의 단이므로 플롭플롭의 결과로 10bit인 0000000000을 기준으로 10개의 단 중 8번째 단에서 신호의 역전이 일어나서 0000000111로 CDL의 플립플롭 출력값이 출력되고, CDL에서의 역전된 신호(440)는 그대로 FDL의 입력(450)이 되어 FDL의 출력값은 011로 출력된다.
도 5는 본 발명의 다른 실시예에 따른 시간 디지털 변환기를 시뮬레이션한 결과이다.
제안된 회로는 초기 시간 간격(510)을 975ns로 설정하고, 첫번째 단의 T1의 크기는 1600ps, T2의 크기는 800ps로 설정하였다. 두번째 단의 크기는 첫번째 단의 크기보다 각각 1/2로 줄이고 세번째 단의 크기는 첫번째 단의 크기보다 각각 1/2로 줄이고, 나머지 단도 마찬가지로 크기를 설정하였다.
첫번째 단을 통과하면 정지 신호가 시작 신호보다 먼저 논리 하이 상태(520)가 되므로, 멀티플렉서의 입력은 1이고, 다음 단의 버퍼를 통과한 신호는 두 신호의 역전이 발생한다. 버퍼를 통과한 신호는 플립플롭에 입력되고 플립플롭의 출력은 1이 되고, 멀티플렉서는 1의 값을 참조한다.
첫번째 단을 통과하면 정지 신호가 시작 신호보다 먼저 논리 하이 상태(530)가 되므로, 두번째 단의 입력에서도 각각 이전 단 시작 신호가 다음 단의 정지 신호로 이전 단의 정지 신호가 다음 단의 시작 신호로 입력된다.
5개의 지연단 중에서 최종 지연단의 시간 해상도는 50ps(100ps-50ps)이며, 처음 두 신호의 격차가 975ps이고 최종 지연단에서의 두 신호의 격차가 50ps 이내인 것을 의미한다. 5개의 지연단을 통과하여 두 신호의 격차는 점점 줄어들고, 얼마만큼의 두 신호에 지연을 두어야 두 신호의 격차가 줄어드는 지를 플립플롭의 출력으로 파악할 수 있다. 플립플롭의 출력(540)을 참조하면, 값들이 고정되어 있다. 처음 시작 신호와 정지 신호를 VDL에 부여하여 q값들이 변경되는 것이 아니라 여러 번 부여한 결과이다.
도 2 및 도 4에 도시된 기존의 방식은 출발 신호와 멈춤 신호가 인가되면, 낮은 상세 수준의 지연 시간과 높은 상세 수준의 지연 시간의 측정이 한 번에 이루어지는 반면에, 도 3 및 도 5에 도시된 본 실시예는 지연단의 수만큼 시작 신호와 정지 신호를 반복적으로 인가하여 각 지연단의 출력을 얻는다.
보스트 회로 장치에 포함된 복수의 구성요소들은 상호 결합되어 적어도 하나의 모듈로 구현될 수 있다. 구성요소들은 장치 내부의 소프트웨어적인 모듈 또는 하드웨어적인 모듈을 연결하는 통신 경로에 연결되어 상호 간에 유기적으로 동작한다. 이러한 구성요소들은 하나 이상의 통신 버스 또는 신호선을 이용하여 통신한다.
보스트 회로 장치는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합에 의해 로직회로 내에서 구현될 수 있고, 범용 또는 특정 목적 컴퓨터를 이용하여 구현될 수도 있다. 장치는 고정배선형(Hardwired) 기기, 필드 프로그램 가능한 게이트 어레이(Field Programmable Gate Array, FPGA), 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 이용하여 구현될 수 있다. 또한, 장치는 하나 이상의 프로세서 및 컨트롤러를 포함한 시스템온칩(System on Chip, SoC)으로 구현될 수 있다.
보스트 회로 장치는 하드웨어적 요소가 마련된 컴퓨팅 디바이스에 소프트웨어, 하드웨어, 또는 이들의 조합하는 형태로 탑재될 수 있다. 컴퓨팅 디바이스는 각종 기기 또는 유무선 통신망과 통신을 수행하기 위한 통신 모뎀 등의 통신장치, 프로그램을 실행하기 위한 데이터를 저장하는 메모리, 프로그램을 실행하여 연산 및 명령하기 위한 마이크로프로세서 등을 전부 또는 일부 포함한 다양한 장치를 의미할 수 있다.
본 실시예들에 따른 동작은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능한 매체에 기록될 수 있다. 컴퓨터 판독 가능한 매체는 실행을 위해 프로세서에 명령어를 제공하는 데 참여한 임의의 매체를 나타낸다. 컴퓨터 판독 가능한 매체는 프로그램 명령, 데이터 파일, 데이터 구조 또는 이들의 조합을 포함할 수 있다. 예를 들면, 자기 매체, 광기록 매체, 메모리 등이 있을 수 있다. 컴퓨터 프로그램은 네트워크로 연결된 컴퓨터 시스템 상에 분산되어 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다. 본 실시예를 구현하기 위한 기능적인(Functional) 프로그램, 코드, 및 코드 세그먼트들은 본 실시예가 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있을 것이다.
본 실시예들은 본 실시예의 기술 사상을 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 플립플롭 및 지연 시간 차이를 갖는 두 개의 버퍼를 포함하며 전기 신호를 지연시키는 복수의 지연단; 및
    상기 복수의 지연단 간에 연결되며 이전 지연단에서 출력된 전기 신호를 다음 지연단에 평행하게 입력하거나 크로스로 입력하는 멀티플렉서를 포함하는 것을 특징으로 하는 시간 디지털 변환기.
  2. 제1항에 있어서,
    상기 지연단에 시작 신호와 정지 신호가 각각 입력되며, 상기 지연단의 두 개의 버퍼에서 정지 신호에 관한 버퍼의 지연 시간이 시작 신호에 관한 버퍼의 지연 시간보다 작게 설정되는 것을 특징으로 하는 시간 디지털 변환기.
  3. 제1항에 있어서,
    상기 복수의 지연단의 지연 시간 차이가 상기 복수의 지연단마다 상이하게 설정되는 것을 특징으로 하는 시간 디지털 변환기.
  4. 제3항에 있어서,
    상기 복수의 지연단 중에서 마지막 N(상기 N은 자연수) 번째 지연단의 지연 시간 크기가 1이면, (N-1) 번째 지연단의 지연 시간 크기는 2이고 (N-K)(상기 K는 자연수) 번째 지연단의 지연 시간 크기는 2K로 설정하여, 시작 신호와 정지 신호의 시간 차이가 2N-1 이내의 범위에서 측정이 가능한 것을 특징으로 하는 시간 디지털 변환기.
  5. 제1항에 있어서,
    상기 이전 지연단의 플립플롭의 출력에 따라 설정된 상기 멀티플렉서의 출력을 참조하여 상기 다음 지연단의 입력이 결정되는 것을 특징으로 하는 시간 디지털 변환기.
  6. 제5항에 있어서,
    상기 멀티플렉서는 제1 멀티플렉서 및 제2 멀티플렉서를 포함하며,
    상기 제1 멀티플렉서는 상기 이전 지연단의 시작 신호 및 상기 이전 지연단의 정지 신호를 입력으로 하고, 상기 제2 멀티플렉서는 상기 이전 지연단의 시작 신호 및 상기 이전 지연단의 정지 신호를 입력으로 하는 것을 특징으로 하는 시간 디지털 변환기.
  7. 제5항에 있어서,
    상기 이전 지연단의 시작 신호가 상기 이전 지연단의 정지 신호보다 빠른 상태를 유지하여 상기 멀티플렉서의 출력이 제1 출력값이면, 상기 이전 지연단의 시작 신호가 다음 지연단의 시작 신호로 입력되고 상기 이전 지연단의 정지 신호가 다음 지연단의 정지 신호로 입력되는 것을 특징으로 하는 시간 디지털 변환기.
  8. 제5항에 있어서,
    상기 이전 지연단의 시작 신호가 상기 이전 지연단의 정지 신호보다 빠른 상태를 유지하여 상기 멀티플렉서의 출력이 제1 출력값이면, 상기 이전 지연단의 시작 신호 및 상기 이전 지연단의 정지 신호가 상기 다음 지연단을 통과하면서 측정되는 지연 시간 차이가 증가하는 것을 특징으로 하는 시간 디지털 변환기.
  9. 제5항에 있어서,
    상기 이전 지연단의 시작 신호가 상기 이전 지연단의 정지 신호에게 따라 잡혀서 상기 멀티플렉서의 출력이 제2 출력값이면, 상기 이전 지연단의 시작 신호가 상기 다음 지연단의 정지 신호로 입력되고 상기 이전 지연단의 정지 신호가 상기 다음 지연단의 시작 신호로 입력되는 것을 특징으로 하는 시간 디지털 변환기.
  10. 제5항에 있어서,
    상기 이전 지연단의 시작 신호가 상기 이전 지연단의 정지 신호에게 따라 잡혀서 상기 멀티플렉서의 출력이 제2 출력값이면, 상기 이전 지연단의 정지 신호가 상기 이전 지연단의 시작 신호를 역전한 시간 차이가 상기 다음 지연단을 통과하면서 상기 다음 지연단의 시작 신호 및 상기 다음 지연단의 정지 신호 간의 지연 시간 차이가 좁혀지는 것을 특징으로 하는 시간 디지털 변환기.
  11. 플립플롭 및 지연 시간 차이를 갖는 두 개의 버퍼를 포함하며 전기 신호를 지연시키는 복수의 지연단; 및
    상기 복수의 지연단 간에 연결되며 이전 지연단에서 출력된 전기 신호를 다음 지연단에 평행하게 입력하거나 크로스로 입력하는 멀티플렉서를 갖는 복수의 시간 디지털 변환기를 포함하며,
    상기 복수의 시간 디지털 변환기의 상기 지연단에 상이한 시점에 관한 시작 신호가 각각 입력되고, 동일한 시점에 관한 정지 신호가 공통으로 입력되는 것을 특징으로 하는 보스트 회로 장치.
  12. 제11항에 있어서,
    상기 지연단의 두 개의 버퍼에서 상기 정지 신호에 관한 버퍼의 지연 시간이 상기 시작 신호에 관한 버퍼의 지연 시간보다 작게 설정되는 것을 특징으로 하는 보스트 회로 장치.
  13. 제11항에 있어서,
    상기 복수의 지연단의 지연 시간 차이가 상기 복수의 지연단마다 상이하게 설정되는 것을 특징으로 하는 보스트 회로 장치.
  14. 제13항에 있어서,
    상기 복수의 지연단 중에서 마지막 N(상기 N은 자연수) 번째 지연단의 지연 시간 크기가 1이면, (N-1) 번째 지연단의 지연 시간 크기는 2이고 (N-K)(상기 K는 자연수) 번째 지연단의 지연 시간 크기는 2K로 설정하여, 시작 신호와 정지 신호의 시간 차이가 2N-1 이내의 범위에서 측정이 가능한 것을 특징으로 하는 보스트 회로 장치.
  15. 제11항에 있어서,
    상기 이전 지연단의 플립플롭의 출력에 따라 설정된 상기 멀티플렉서의 출력을 참조하여 상기 다음 지연단의 입력이 결정되는 것을 특징으로 하는 보스트 회로 장치.
  16. 제15항에 있어서,
    상기 멀티플렉서는 제1 멀티플렉서 및 제2 멀티플렉서를 포함하며,
    상기 제1 멀티플렉서는 상기 이전 지연단의 시작 신호 및 상기 이전 지연단의 정지 신호를 입력으로 하고, 상기 제2 멀티플렉서는 상기 이전 지연단의 시작 신호 및 상기 이전 지연단의 정지 신호를 입력으로 하는 것을 특징으로 하는 보스트 회로 장치.
  17. 제15항에 있어서,
    상기 이전 지연단의 시작 신호가 상기 이전 지연단의 정지 신호보다 빠른 상태를 유지하여 상기 멀티플렉서의 출력이 제1 출력값이면, 상기 이전 지연단의 시작 신호가 다음 지연단의 시작 신호로 입력되고 상기 이전 지연단의 정지 신호가 다음 지연단의 정지 신호로 입력되며, 상기 이전 지연단의 시작 신호 및 상기 이전 지연단의 정지 신호가 상기 다음 지연단을 통과하면서 측정되는 지연 시간 차이가 증가하는 것을 특징으로 하는 보스트 회로 장치.
  18. 제15항에 있어서,
    상기 이전 지연단의 시작 신호가 상기 이전 지연단의 정지 신호에게 따라 잡혀서 상기 멀티플렉서의 출력이 제2 출력값이면, 상기 이전 지연단의 시작 신호가 상기 다음 지연단의 정지 신호로 입력되고 상기 이전 지연단의 정지 신호가 상기 다음 지연단의 시작 신호로 입력되며, 상기 이전 지연단의 정지 신호가 상기 이전 지연단의 시작 신호를 역전한 시간 차이가 상기 다음 지연단을 통과하면서 상기 다음 지연단의 시작 신호 및 상기 다음 지연단의 정지 신호 간의 지연 시간 차이가 좁혀지는 것을 특징으로 하는 보스트 회로 장치.
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KR102205126B1 (ko) * 2019-12-17 2021-01-19 연세대학교 산학협력단 보스트용 버니어 지연 선을 이용한 저면적의 버퍼를 활용하는 효율적인 스큐 측정 장치

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