KR20110113790A - 버니어 지연단을 이용한 시간-디지털 변환기 - Google Patents

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Abstract

본 발명은 버니어 지연단을 이용하여 딜레이 미스매치(delay mismatch)를 줄인 고해상도 시간-디지털 변환기에 관한 것으로서, 보다 구체적으로는 (1) 직렬로 접속되는 N개의 버퍼 지연 체인을 포함하는 코어스(coarse) 시간-디지털 변환기; 및 (2) 상기 코어스 시간-디지털 변환기로부터 신호를 수신하기 위해 연관된 코어스 스테이지에 연결되고, 버니어 지연단을 포함하는 파인(fine) 시간-디지털 변환기를 포함하되, 상기 코어스 시간-디지털 변환기에서는 위상 차이를 버퍼 딜레이를 이용하여 디지털 값으로 변환하고, 남은 위상 차이를 상기 파인 시간-디지털 변환기에 전달하는 것을 그 구성상의 특징으로 한다.
본 발명에서 제안하고 있는 버니어 지연단을 이용한 시간-디지털 변환기에 따르면, N:1 멀티플렉서와 듀얼 지연 고정 루프를 이용함으로써, 딜레이 미스매치를 줄일 수 있고, 그 결과 공정, 전압, 온도 변화에 상관없이 일정한 해상도를 얻을 수 있다.

Description

버니어 지연단을 이용한 시간-디지털 변환기{omitted}
본 발명은 시간-디지털 변환기에 관한 것으로서, 특히 버니어 지연단을 이용하여 딜레이 미스매치(delay mismatch)를 줄인 고해상도 시간-디지털 변환기에 관한 것이다.
짧은 시간 측정(short time measurement)을 위한 전자 측정기는 우주로부터 들어오는 우주선(cosmic ray)을 고해상도로 측정하거나 사람이 직접 측정하기 곤란한 장소까지의 측정을 위한 Laser range-finiding system에서 사용되며, 특히 고(高)에너지 입자 물리학 실험에서 두 입자 빔(particle beam) 사이의 충돌 지점에서부터 분산된 전하를 띤 입자의 궤적(Time of Flight)을 측정함으로써 입자의 정체성을 알아내기 위한 검출기로 사용된다. 이러한 측정을 위해서는 높은 해상도를 갖는 시간-디지털 변환기(Time-to-Digital Converter; TDC)의 설계가 중요하다.
시간-디지털 변환기는 두 입력 신호(START STOP Signal)의 시간 차이를 디지털 신호로 바꾸는 장치이다. 여기서 입력 신호는 펄스 형태가 될 수도 있고 각기 다른 신호원(source)으로부터의 단순한 상승 신호(Rising signal)일 수도 있다. 짧은 시간 간격 측정을 위한 TDC 알고리즘에는 여러 가지 방식이 있지만 그 중에서 몇 가지 일반에게 소개된 방식을 살펴보면, 낮은 시스템 클록을 여러 단계를 거친 후 디지털 메모리 소자를 통해서 입력신호의 입력시점을 검출함으로써 높은 해상도를 얻어내는 디지털 인터폴레이션(Digital Interpolation) 방식과, 입력신호가 완전히 소멸될 때까지 일정한 회로를 여러 번 순환시킴으로써 그 순환 횟수를 측정하는 순환방식(cyclic method), 및 Analog to Digital Converter(ADC)를 이용한 아날로그 인터폴레이션 방식 등이 있다. 하지만, 이러한 방식들은 복잡도나 변환시간(conversion time) 및 해상도 등에서 한계를 가지고 있다.
한편, 버니어 지연단을 이용하여 시간-디지털 변환기(TDC)를 구현할 수도 있는데, 버니어 지연단을 이용한 기존의 시간-디지털 변환기는 고해상도를 얻을 수는 있으나, 공정, 전압, 온도 변화에 의해 딜레이 미스매치가 발생할 수 있고, 해상도가 증가함에 따라 칩 면적이 증가하는 문제점이 있다.
본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, N:1 멀티플렉서와 듀얼 지연 고정 루프를 이용함으로써, 딜레이 미스매치를 줄일 수 있고, 그 결과 공정, 전압, 온도 변화에 상관없이 일정한 해상도를 얻을 수 있는 시간-디지털 변환기(TDC)를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른, 버니어 지연단을 이용한 시간-디지털 변환기(Time-to-Digital Converter; TDC)는,
(1) 직렬로 접속되는 N개의 버퍼 지연 체인을 포함하는 코어스(coarse) 시간-디지털 변환기; 및
(2) 상기 코어스 시간-디지털 변환기로부터 신호를 수신하기 위해 연관된 코어스 스테이지에 연결되고, 버니어 지연단을 포함하는 파인(fine) 시간-디지털 변환기를 포함하되,
상기 코어스 시간-디지털 변환기에서는 위상 차이를 버퍼 딜레이를 이용하여 디지털 값으로 변환하고, 남은 위상 차이를 상기 파인 시간-디지털 변환기에 전달하는 것을 그 구성상의 특징으로 한다.
바람직하게는, 지연 셀의 딜레이를 제어하는 듀얼 지연 고정 루프(Dual DLL)를 더 구비할 수 있다.
더욱 바람직하게는, 상기 지연 셀은,
2개의 인버터 및 n-타입의 MOS 버랙터로 구성될 수 있다.
바람직하게는,
상기 코어스 시간-디지털 변환기 및 상기 파인 시간-디지털 변환기 사이에 복수 개의 nMOS 소자와 하나의 pMOS 소자로 구성된 N:1 멀티플렉서를 더 구비할 수 있다.
바람직하게는,
출력 코드를 결정하는 아비터 회로를 더 구비할 수 있다.
본 발명에서 제안하고 있는 버니어 지연단을 이용한 시간-디지털 변환기에 따르면, N:1 멀티플렉서와 듀얼 지연 고정 루프를 이용함으로써, 딜레이 미스매치를 줄일 수 있고, 그 결과 공정, 전압, 온도 변화에 상관없이 일정한 해상도를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)의 구성을 나타내는 블록도.
도 2는 본 발명의 일 실시예에 따른 듀얼 지연 고정 루프(Dual DLL)의 구성을 나타내는 블록도.
도 3은 본 발명의 일 실시예에 따른 듀얼 지연 고정 루프(Dual DLL)의 지연 셀의 구성을 나타내는 도면.
도 4는 본 발명의 일 실시예에서 사용하고 있는 N:1 멀티플렉서의 구성을 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)에 아비터 회로를 사용한 구성을 나타내는 도면.
도 6은 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)의 동작을 나타내는 도면.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 듀얼 지연 고정 루프(Dual DLL)의 모의실험 결과에서 각각 제어 전압 및 VCDL의 이득(gain)을 나타내는 도면.
도 8은 본 발명의 일 실시예에 따른 버니어 지연단에서 두 가지의 다른 딜레이 값을 나타내는 도면.
도 9는 본 발명의 일 실시예에 따른 버니어 지연단에서 INL과 DNL 값을 나타내는 도면.
이하에서는 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일 또는 유사한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)의 구성을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)는, 코어스(coarse) 시간-디지털 변환기(TDC)와 높은 해상도를 얻기 위한 파인(fine) 시간-디지털 변환기(TDC)로 구성될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)에서, 코어스 시간-디지털 변환기(coarse TDC)는 버퍼 지연 체인을 이용하여 구성될 수 있으며, 파인 시간-디지털 변환기(fine TDC)는 고해상도를 얻기 위해서 버니어 지연단을 사용하여 구현될 수 있다. 코어스 시간-디지털 변환기(coarse TDC)에서는 위상 차이를 버퍼 딜레이를 이용하여 디지털 값으로 변환하고, 남은 위상 차이를 파인 시간-디지털 변환기(fine TDC)에 전달한다. 검출 가능한 최대 위상 차이는 다음 수학식 1과 같이 표현할 수 있다.
Figure pat00001
수학식 1에서, N은 코어스 시간-디지털 변환기(coarse TDC)에 사용되는 버퍼 체인단의 수이며, Tbuffer와 Tresidue는 각각 버퍼 딜레이와 남은 위상 차이를 나타낸다. 도 1에서 코어스 시간-디지털 변환기(coarse TDC)의 해상도는 T1이며, 파인 시간-디지털 변환기(fine TDC)의 해상도는 (T1-T2)이다.
본 발명에서 제안하고 있는 시간-디지털 변환기(TDC)는 버니어 지연단의 딜레이 미스매치를 줄이기 위하여 다음 두 가지 방법을 사용한다.
첫 번째 방법으로서, 듀얼 지연 고정 루프(Dual DLL)를 이용하여 공정, 전압, 온도 변화에 관계없이 지속적으로 지연 셀의 딜레이를 제어하도록 하였다. 이로 인하여, 파인 시간-디지털 변환기(fine TDC)에서 고해상도를 안정적으로 얻을 수 있다.
도 2는 본 발명의 일 실시예에 따른 듀얼 지연 고정 루프(Dual DLL)의 구성을 나타내는 블록도이며, 도 3은 본 발명의 일 실시예에 따른 듀얼 지연 고정 루프(Dual DLL)의 지연 셀의 구성을 나타내는 도면이다. 도 3에 도시된 바와 같이, 듀열 지연 고정 루프(Dual DLL)의 지연 셀은 모두 동일하며, 2개의 인버터와 n-타입의 MOS 버랙터로 구성될 수 있다. 도 2에서, 전압 Vcont1과 Vcont2는 버니어 지연단의 지연 셀을 제어하게 된다. 위쪽의 지연 체인에서는 위상 검출기가 레퍼런스 클록과 N번째 지연 클록을 비교하여 Tref/N = T1의 지연(delay)을 얻을 수 있다. 아래쪽 체인에서는 위상 검출기가 레퍼런스 클록과 (N+1)번째 지연 클록을 비교하여 Tref/(N+1) = T2의 딜레이를 얻는다. 서로 다른 두 딜레이에 의하여 버니어 지연단의 해상도는 다음 수학식 2와 같이 결정된다.
Figure pat00002
두 번째 방법으로서, 코어스 시간-디지털 변환기(coarse TDC)와 파인 시간-디지털 변환기(fine TDC) 사이에, 복수 개의 nMOS 소자와 하나의 pMOS 소자로 구성된 N:1 멀티플렉서를 사용하였다.
도 4는 본 발명의 일 실시예에서 사용하고 있는 N:1 멀티플렉서의 구성을 나타내는 도면이다. 도 4에 도시된 바와 같이, N:1 멀티플렉서를 코어스 시간-디지털 변환기(coarse TDC)와 파인 시간-디지털 변환기(fine TDC) 사이에 구비할 수 있는데, OUT_b 노드와 입력 nMOS 트랜지스터의 드레인의 전하 공유를 피하기 위해 작은 풀업 트랜지스터를 사용할 수 있다. 종래의 coarse-fine 구조는 버퍼 체인의 출력을 버퍼 체인으로부터 버니어 지연단으로 보내기 위하여 2개의 2:1 멀티플렉서를 버니어 지연단의 각 단마다 사용하였다. 이와 같은 종래의 구조에서는, 위쪽 멀티플렉서의 팬 아웃과 아래쪽 멀티플렉서의 팬 아웃이 서로 다르기 때문에 딜레이 미스매치가 발생하게 된다. 하지만 본 발명에서 제안하고 있는 구조에서는 버니어 지연단에 2:1 멀티플렉서를 사용하지 않기 때문에 딜레이 미스매치가 발생하지 않는다. N:1 멀티플렉서의 입력은 코어스 시간-디지털 변환기(coarse TDC)의 각 버퍼 체인의 각 단의 출력이 된다. N:1 멀티플렉서의 선택 신호는 코어스 시간-디지털 변환기(coarse TDC)의 출력을 이용하여 만든 디지털 로직에 의해 만들어진다. 그 디지털 로직은
Figure pat00003
의 로직 게이트로 구성되어 있다.
시간-디지털 변환기(TDC) 회로는 출력 코드를 결정하기 위해 플립플롭이나 아비터(arbiter) 회로를 사용한다. 센스앰프 플립플롭과 같은 기존의 플립플롭은 데이터와 클록의 전달 패스의 길이가 다르며, 그 결과 딜레이 미스매치가 발생한다. 또한 파인 시간-디지털 변환기(fine TDC)에서는 매우 작은 시간 차이를 측정하기 때문에 원치 않는 출력이 나올 수 있다. 이를 해결하기 위하여 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)는 도 5에 도시된 바와 같은 아비터 회로를 사용한다. 아비터는 두 신호의 입력에서 출력까지의 전달 경로가 같기 때문에 같은 딜레이를 가지며, 그 결과 시간-디지털 변환기(TDC)에서 아비터로 인한 딜레이 미스매치는 발생하지 않는다. 2개의 NAND 게이트로 구성된 래치는 다음 클록 에지까지 출력을 유지하는 역할을 한다.
도 6은 본 발명의 일 실시예에 따른 시간-디지털 변환기(TDC)의 동작을 나타내는 도면이다. 본 발명에서 제안하고 있는 시간-디지털 변환기(TDC) 회로는 Cadence Spectre를 이용하였고, 0.18um CMOS 공정을 이용하여 설계할 수 있다. 우선, 코어스 시간-디지털 변환기(coarse TDC)가 위상 차이를 받아 디지털화할 수 있다. 그리고 남은 위상 차이가 코어스 시간-디지털 변환기(coarse TDC)의 해상도보다 작아지면, 멀티플렉서를 통해 버퍼 체인의 출력을 파인 시간-디지털 변환기(fine TDC)에 전달할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 듀얼 지연 고정 루프(Dual DLL)의 모의실험 결과에서 각각 제어 전압 및 VCDL의 이득(gain)을 나타내는 도면이다. 듀얼 지연 고정 루프(Dual DLL)의 제어 전압은 파인 시간-디지털 변환기(fine TDC)의 버니어 지연단에 공급된다. 그리고 공정, 전압, 온도 변화에 상관없이 딜레이를 지속적으로 유지시켜 준다. 전체 구조는 80ps의 해상도를 가지는 8비트의 코어스 시간-디지털 변환기(coarse TDC)와 11.1ps의 해상도를 가지는 8비트의 파인 시간-디지털 변환기(fine TDC)로 되어 있다. 최대 검출 범위는 728.8ps이다.
도 8은 본 발명의 일 실시예에 따른 버니어 지연단에서 두 가지의 다른 딜레이 값을 나타내는 도면이며, 도 9는 INL과 DNL 값을 나타내는 도면이다. 도 8 및 도 9에서 확인할 수 있는 바와 같이, 파인 시간-디지털 변환기(fine TDC)의 해상도는 11.1㎰이고, INL은 ±0.29 LSB, DNL 은 +0.15 LSB에서 0.29 LSB로 측정되었다.
본 발명에서는 버니어 지연단을 이용한 코어스-파인 시간-디지털 변환기(coarse-fine TDC)를 제안하였으며, 버니어 지연단의 단점인 딜레이 미스매치를 줄이기 위하여, N:1 멀티플렉서와 듀얼 지연 고정 루프를 이용하였다. 본 발명에서 제안하고 있는 코어스-파인 시간-디지털 변환기(coarse-fine TDC)는, 딜레이 미스매치를 줄임으로써, 공정, 전압, 온도 변화에 상관없이 일정한 해상도를 얻을 수 있다. 다음 표 1은 본 발명에서 제안하고 있는 시간-디지털 변환기(TDC)의 성능을 요약한 것이다.
공정 CMOS 0.18 ㎛
입력 전압 728.8 ㎰
코어스 해상도 80 ㎰
파인 해상도 11.1 ㎰
INL 0.29 ~ +0.25
DNL 0.29 ~ +0.15
공급 전압 1.8V
이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
Coarse TDC: 코어스 시간-디지털 변환기
Fine TDC: 파인 시간-디지털 변환기
Dual DLL: 듀얼 지연 고정 루프
MUX: 멀티플렉스

Claims (5)

  1. 버니어 지연단을 이용한 시간-디지털 변환기(Time-to-Digital Converter; TDC)에 있어서,

    (1) 직렬로 접속되는 N개의 버퍼 지연 체인을 포함하는 코어스(coarse) 시간-디지털 변환기; 및
    (2) 상기 코어스 시간-디지털 변환기로부터 신호를 수신하기 위해 연관된 코어스 스테이지에 연결되고, 버니어 지연단을 포함하는 파인(fine) 시간-디지털 변환기를 포함하되,

    상기 코어스 시간-디지털 변환기에서는 위상 차이를 버퍼 딜레이를 이용하여 디지털 값으로 변환하고, 남은 위상 차이를 상기 파인 시간-디지털 변환기에 전달하는 것을 특징으로 하는, 상기 버니어 지연단을 이용한 시간-디지털 변환기.
  2. 제1항에 있어서,
    지연 셀의 딜레이를 제어하는 듀얼 지연 고정 루프(Dual DLL)를 더 구비하는 것을 특징으로 하는, 버니어 지연단을 이용한 시간-디지털 변환기.
  3. 제2항에 있어서, 상기 지연 셀은,
    2개의 인버터 및 n-타입의 MOS 버랙터로 구성되는 것을 특징으로 하는, 버니어 지연단을 이용한 시간-디지털 변환기.
  4. 제1항에 있어서,
    상기 코어스 시간-디지털 변환기 및 상기 파인 시간-디지털 변환기 사이에 복수 개의 nMOS 소자와 하나의 pMOS 소자로 구성된 N:1 멀티플렉서를 더 구비하는 것을 특징으로 하는, 버니어 지연단을 이용한 시간-디지털 변환기.
  5. 제1항에 있어서,
    출력 코드를 결정하는 아비터 회로를 더 구비하는 것을 특징으로 하는, 버니어 지연단을 이용한 시간-디지털 변환기.
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