CN103684437A

CN103684437A - 延时链控制码自适应的快速延时锁定环路

Info

Publication number: CN103684437A
Application number: CN201310364179.4A
Authority: CN
Inventors: 张丹丹; 杨海钢; 陈柱佳; 朱文锐; 高丽江
Original assignee: Institute of Electronics of CAS
Current assignee: Institute of Electronics of CAS
Priority date: 2013-02-04
Filing date: 2013-08-20
Publication date: 2014-03-26
Anticipated expiration: 2033-08-20
Also published as: CN103684437B

Abstract

本发明公布一种延时链控制码自适应的快速延时锁定环路，包括一数字控制延时链，用于产生相互间相位差为90°的四个时钟信；一鉴相器，用于输出延时差指示信号的超前或滞后信号；一粗调时间数字转换器，用于输出粗调延时链控制码；一粗调双向移位寄存器链，用于生成并输出粗调延时链控制码；一精调时间数字转换器，用于产生并输出精调延时链控制码；一精调双向移位寄存器链，用于产生并输出精调延时链控制码，如果精调延时链控制码不能满足延时调节，则产生启动控制信号，控制粗调双向移位寄存器链进行粗调延时链的重调节；如果精调延时链控制码满足延时调节，则通过精调时间数字转换器和精调双向移位寄存器链关闭启动控制信号。

Description

延时链控制码自适应的快速延时锁定环路

技术领域

本发明属于集成电路技术领域，涉及延时锁相环技术，是一种延时链控制码自适应的快速延时锁定环路，锁定时间最快为8个时钟周期。

背景技术

随着集成电路技术的不断发展，集成度越来越高，芯片面积越来越大，同时最小线宽越来越窄，导致路径延迟越来越长。一方面，系统对时钟的要求越来越高；另一方面，系统各个部分时钟沿不同步问题却愈加严重。为了解决时钟不同步的问题，系统需要延时锁定环路产生所需相位的时钟。

延时锁定环路的基本思想是推迟输出时钟使它能与参考时钟完全对齐或者产生确定的相移输出。它广泛应用于高速存储器接口的时钟同步、时钟网络的偏斜校准、串行通信的时钟恢复、倍频和多相时钟生成器等电路中。

特别是在双倍数据速率(DDR)存储器中，高主频、双倍采样速率的特点已不能采用传统的系统同步方式，而改用源同步方式，因此需要采用延时锁定环路对数据选择脉冲信号(DQS)相移90度使其上升沿和下降沿落在数据信号(DQ)的中心以保证采样的正确性。图1a是传统的数字延时锁定环路框图。图1a的延时锁定环路包括延时链(Delay Line)、N比特移位寄存器和鉴相器。鉴相器检测输入时钟和反馈时钟的相位差，并输出超前(fast)、合适(just)和滞后(slow)信号来控制N比特移位寄存器。如果反馈时钟超前输入时钟，则输出fast信号，N比特移位寄存器的高位向左移动以增加延时量；如果反馈时钟滞后输入时钟，则输出slow信号，N比特移位寄存器的高位向右移动以减少延时量；如果反馈时钟和输入时钟的相位差在一个延时单元内，则输出just信号，使得N比特移位寄存器的输出状态保持不变。任何延时阶段的输入时钟都是相同的时钟信号。在任何时刻，N比特移位寄存器的N位输出只有一位有效，以选择输入时钟在延时链的输入点。该延时锁定环路采用移位寄存器来调整延时链的延时量，每次只能进行一位调整，增加了延时锁定环路的锁定时间，而且时钟频率越低，锁定时间越长。同时，该延时锁定环路只有一级调节，限制了时钟频率调节范围和延时调节精度。而且，由于此结构只比较反馈时钟和输入时钟的边沿有没有对齐，并不能保证延时量为一个时钟周期。当锁定的延时量为时钟周期的数倍，其他相位的输出时钟信号(90°、180°和270°)将出现错误，即出现了误锁定。为了解决误锁定的问题，往往需要在传统结构的电路中加入辅助电路进行预调节。

为了解决传统的延时锁定环路的慢锁定和低锁定精度问题，对传统的锁定环路做了改进，如图1b所示。图1b的延时锁定环路采用粗调锁定和精调锁定两个锁定过程，其中采用时间数字转换器(TDC：Time DigitalConverter)进行粗调节延时链的锁定。时间数字转换器首先生成两个间隔为一个时钟周期的上升沿脉冲，前一个上升脉冲输入到时间数字转换器延时链，后一个脉冲输入到寄存器的时钟端采样延时链的各个输出点，采样后的结果送到编码器产生粗调延时链的控制字。采用时间数字转换器的粗调锁定时间为两个时钟周期。精调延时链的锁定采用移位计数器的方法，在一个时钟周期内进行一位精调延时单元的调节，数倍个时钟周期后产生精调延时链的控制码。由于精调锁定时间较长，使得整个延时锁定环路的锁定时间大大增加，达到了17个时钟周期。此外，由于该延时锁定环路没有粗调控制码调节电路，在一些非理想情况下，即反馈时钟滞后于参考时钟的情况下，该延时锁定环路将无法实现系统锁定。

发明内容

本发明的目的是提供一种延时链控制码自适应的快速延时锁定环路，在现有技术的基础上，采用了一种新型的并行比较的精调时间数字转换器自适应产生精调延时链的控制码实现延时环路的快速锁定，使得总锁定时间最快为8时钟周期。此外，该电路采用两级双向移位寄存器实现两级双向调节功能，可根据环境变化，灵活调控加载到数字控制延时链的粗调控制码和精调控制码，抗工艺、电压和温度(PVT)能力强。同时，它无需额外的辅助电路，即可避免环路错误锁定。

为了实现以上发明目的，本发明提供一种延时链控制码自适应的延时锁定环路，根据输入时钟周期大小自适应产生延时链控制码以实现延时锁定环路的快速锁定；所述延时锁定环路包括：

一数字控制延时链，接收输入参考时钟，并响应于粗调延时链控制码和精调延时链控制码共同调节的数字控制延时链的延时，从而产生相互间相位差为90°的四个时钟信号clk90、clk180、clk270和反馈时钟clk360；

一鉴相器，用于接收输入参考时钟和反馈时钟，并检测两者的延时差，生成并输出延时差指示信号的超前或滞后信号；

一粗调时间数字转换器的输入端接收输入参考时钟，通过初步估计输入参考时钟的周期大小，在一个时钟周期内产生并输出粗调延时链控制码；

一粗调双向移位寄存器链，用于接收粗调延时链控制码、超前或滞后信号和启动控制信号，根据超前或滞后信号对粗调延时链控制码进行移位调节，生成并输出粗调延时链控制码；

一精调时间数字转换器，用于接收超前或滞后信号、输入参考时钟和经数字控制延时链延时调节后的输出反馈时钟，根据参考时钟和反馈时钟的延时差在一个时钟周期内自适应产生并输出精调延时链控制码；

一精调双向移位寄存器链，用于接收精调延时链控制码和超前或滞后信号，根据超前或滞后信号对精调延时链控制码进行移位调节，产生并输出精调延时链控制码，如果精调延时链控制码不能满足延时调节，则产生启动控制信号，控制粗调双向移位寄存器链进行粗调延时链的重调节；如果精调延时链控制码满足延时调节，则通过精调时间数字转换器和精调双向移位寄存器链关闭启动控制信号。

本发明的有益效果：本发明的粗调码寄存器和精调码寄存器均采用了双向移位寄存器，可以灵活对粗调控制码和精调控制码进行移位，从而确保系统在任何非理想情况下均能正确锁定，增强了抗工艺、电压和温度(Process、Voltage、Temperature，简称PVT)变化的能力。本发明最快可在8个时钟周期内实现锁定。

本发明中每级延时单元均由相同的控制码来控制，因此每级延时单元有相同的延时量。

本发明中粗调延时链的控制码是在一个时钟周期内产生的，加速了DLL的锁定过程。

本发明中精调时间数字转换模块，基准延时单元和比较延时单元均由镜像电流源控制的缓冲器组成，通过精调控制码来改变充放电电流的大小，从而实现缓冲器的不同延时。

本发明中的基准延时单元，镜像电流源的控制字均开启，镜像电流源的充放电电流最大，缓冲器的延时最小。

本发明中比较延时单元，镜像电流源的控制码不同，缓冲器的延时量不同。调节镜像电流源的控制码，使得比较延时单元的延时逐渐线性增加。

本发明中选择延时量与参考时钟和反馈延时时钟的延时差相同的比较延时单元的控制码作为精调控制码，因此精调控制码的产生过程为延时自适应过程。

本发明中粗调TDC，在粗调锁定后，数字控制延时链的延时量即在一个时钟周期左右。这样避免了传统延时锁定环路容易把延时量锁定为数个时钟周期，而得到错误的90°、180°和270°的相移时钟的问题。从而使得本发明具有避免错误锁定的优点。

附图说明

图1a、图1b是传统的数字延时锁定环路结构框图；

图2是本发明的具有两级时间数字转换器的快速延时锁定环路；

图3是本发明中的粗调时间数字转换器结构图；

图4是本发明的粗调双向移位寄存器链结构图；

图5a和图5b是本发明的精调时间数字转换器结构图；

图6是本发明的精调时间数字转换器的时序图；

图7是本发明的精调双向移位寄存器链结构图；

图8是本发明的具有两级时间数字转换器的快速延时锁定环路的锁定过程图。

具体实施方式

下面结合附图对本发明的技术方案进行详细说明。

本发明具有快速锁定和避免错误锁定的特性。本发明锁定过程分为两步：粗调锁定和精调锁定。本发明采用了一种并行比较的精调时间数字转换器，如果参考时钟与反馈时钟的延时差与某一精调时间数字转换器中的比较延时单元的延时量相同，则将该比较延时单元的控制码作为精调控制码，精调控制码的产生过程是延时自适应的过程。本发明的粗调码寄存器和精调码寄存器均采用了双向移位寄存器，可以灵活对粗调控制码和精调控制码进行移位，从而确保系统在任何非理想情况下均能正确锁定，增强了抗工艺、电压和温度(Process、Voltage、Temperature，简称PVT)变化的能力。本发明最快可在8个时钟周期内实现锁定。

延时锁定环路的锁定工作过程分为粗调锁定和精调锁定两步：

粗调锁定的工作过程为：系统reset后，在第一个时钟上升沿，精调部分不工作，粗调时间数字转换器在一个时钟周期内产生粗调延时链的控制码C[15∶0]，下一时钟周期加载到粗调双向移位寄存器链102，同时，粗调双向移位寄存器链102输出到粗调延时链上进行粗调延时的调节，完成粗调的锁定。完成粗调锁定后，紧接着下个时钟周期粗调TDC产生一个控制信号，启动精调时间数字转换器104，本发明延时锁定环路进入精调锁定的过程。

系统在粗调锁定后，参考时钟和反馈时钟(即数字控制延时链的输出CLK360)之间的相位误差小于一级粗调延时单元的延时量，也即是参考时钟经过一个时钟周期左右的延时量产生反馈时钟，避免了90°、180°和270°相移时钟的错误锁定。

精调锁定工作过程如下：粗调锁定完成后的反馈时钟和参考时钟被送到鉴相器103的输入端做鉴相比较。鉴相器103产生的超前或滞后信号送到精调时间数字转换器104的输入端来控制精调时间数字转换器104的工作。精调时间数字转换器104在一个时钟周期内根据参考时钟与反馈时钟的延时差自适应选择比较延时单元的控制码作为精调控制码，下一时钟周期加载到精调双向移位寄存器链105，同时，精调双向移位寄存器链105输出到精调延时链上进行精调延时的调节，具体的工作过程在图5a中详细介绍。精调后参考时钟和反馈时钟实现锁定，此时由控制逻辑产生一个锁定信号，本发明延时锁定环路进入状态保持。

如图2示出本发明的延时链控制码自适应的快速延时锁定环路的结构框图。整个系统由六部分组成：数字控制延时链100、鉴相器103、粗调时间数字转换器101、粗调双向移位寄存器链102、精调时间数字转换器104和精调双向移位寄存器链105。

数字控制延时链100接收输入参考时钟clk_ref，并响应于粗调延时链控制码C[15∶0]和精调延时链控制码F[11∶1]共同调节的数字控制延时链的延时，从而产生相互间相位差为90°的4个时钟信号clk90、clk180、clk270、反馈时钟clk360。数字控制延时链100的结构包括四级相同的串联连接的延时单元，每一延时单元均由相同的粗调延时单元和精调延时单元组成。每级延时单元均由相同的控制码来控制，因此它们有相同的延时量。所述粗调延时单元由多路延时链级联的方式实现；精调延时单元由镜像电流源控制的缓冲器组成，通过改变充放电电流的大小实现精调延时的调节；所述精调延时单元的步长不随负载的变化而变化，通过调节控制码实现延时量的线性变化；粗调延时单元有m种不同延时，精调延时单元有n种不同延时，其中，m是[0，16]范围内的整数，n是[0，11]范围内的整数，所述数字控制延时链中m取16，n取11。

鉴相器103，用于接收输入参考时钟clk_ref和反馈时钟clk360，并检测两者的延时差，生成并输出延时差指示信号的超前或滞后信号up/down；

粗调时间数字转换器101的输入端接收输入参考时钟clk_ref，通过初步估计输入参考时钟clk_ref的周期大小，在一个时钟周期内产生并输出粗调延时链控制码C[15∶0]。

粗调双向移位寄存器链102，用于接收粗调延时链控制码C[15∶0]、超前或滞后信号up/down和启动控制信号，根据超前或滞后信号up/down对粗调延时链控制码C[15∶0]进行移位调节，生成并输出粗调延时链控制码C[15∶0]；

精调时间数字转换器104，用于接收超前或滞后信号up/down、输入参考时钟clk_ref和经数字控制延时链延时调节后的输出反馈时钟clk360，根据参考时钟clk_ref和反馈时钟clk360的延时差在一个时钟周期内自适应产生并输出精调延时链控制码F[11∶1]。

精调双向移位寄存器链105，用于接收精调延时链控制码F[11∶1]和超前或滞后信号up/down，根据超前或滞后信号up/down对精调延时链控制码F[11∶1]进行移位调节，产生并输出精调延时链控制码F[11∶1]，如果精调延时链控制码F[11∶1]不能满足延时调节，则产生启动控制信号，控制粗调双向移位寄存器链102进行粗调延时链的重调节；如果精调延时链控制码F[11∶1]满足延时调节，则通过精调时间数字转换器104和精调双向移位寄存器链105关闭启动控制信号。

图3是粗调时间数字转换器101的电路结构，包括脉冲产生器101-1、本征延时链101-2、时间数字转换器延时链101-3、寄存器链101-4以及编码器101-5。粗调时间数字转换器用于产生粗调延时链的控制码；在第一个时钟上升沿，信号开始在时间数字转换器延时链101-3中进行传输；在第二个时钟上升沿，判断信号在一个参考时钟周期内传输的延时链个数，即能初步判定参考时钟的周期；再经过编码器101-5，即产生粗调控制码，把整个数字控制延时链的延时量初步控制在一个参考时钟周期左右；由此可见，粗调延时链的控制码是在一个时钟周期内产生的，加速了延时锁定环路的粗调锁定过程。在粗调锁定后，数字控制延时链的延时量即在一个时钟周期左右，这样避免了传统延时锁定环路容易把延时量锁定为数个时钟周期，而得到错误的90°、180°和270°的相移时钟的问题，从而使得数字控制延时链具有避免错误锁定功能。其中，时间数字转换器延时链101-3由15个时间数字转换器延时单元TDU串联组成；寄存器链101-4由16个寄存器串联组成。脉冲产生器101-1的输入端接参考时钟clk_ref，在参考时钟clk_ref的第一个时钟周期上升沿产生一个开始脉冲PULSE_START信号，在第二个时钟周期上升沿产生一个结束脉冲PULSE_END信号，两个信号间隔一个时钟周期。开始脉冲PULSE_START信号输入到本征延时链，输出信号TDC_IN[0]，再经过15个串联的时间数字转换器延时单元TDU，依次得到的延时信号为TDC_IN[1]～TDC_IN[15]。这16个延时信号分别输入到寄存器链101-4的数据端，由结束脉冲PULSE_END信号输入到寄存器的时钟端进行采样，得到粗调延时链的控制字TDC_CODE[15∶0]，再由编码器转换器成粗调延时单元的控制码字C[15∶0]。

下面详细介绍本发明的精调时间数字转换器、粗调双向移位寄存器链和精调双向移位寄存器链的操作。

图4是粗调双向移位寄存器链102的结构图，包括16个粗调双向移位单元102-2a，102-2b…102-2c和一多路选择器102-1。粗调双向移位寄存器链102的作用是对粗调控制码进行寄存以及调节。首先输入清零信号nclr将粗调双向移位寄存器链102初始化为低电平，然后清零信号nclr上拉为高电平，粗调双向移位寄存器链开始工作。输入加载信号LD为高电平时，粗调双向移位寄存器链102将接收的粗调延时链控制码C[15∶0]进行寄存，然后再根据接收的启动控制信号和超前或滞后信号up/down决定是否对粗调延时链控制码进行移位调节和移位的方向，产生并输出寄存或移位调节后的粗调延时链控制码Q[0]，Q[1]…Q[14]，Q[15]。只有当反馈时钟与参考时钟的延时差超出了精调延时链的调节范围，并且精调双向移位寄存器链105给出粗调双向移位寄存器链的启动控制信号有上升沿跳变时，粗调双向移位寄存器链102才能进行移位工作。否则，粗调双向移位寄存器链102工作在加载和保持粗调控制码的状态下。以粗调双向移位单元102-2b来举例说明粗调双向移位寄存器链102的工作过程。当接收的加载信号LD为高时，将接收的粗调延时链控制码C[1]加载进来；当启动控制有效时，加载信号LD为低，根据超前或滞后信号up/down进行移位操作，Q[1]为当前状态，Q[0]为前一状态，Q[2]为后一状态。如果up/down为低，把后一状态Q[2]传给Q[1]，如果up/down为高，把前一状态Q[0]传给Q[1]。

图5a是精调时间数字转换器104的电路结构整体框图。精调时间数字转换器104由11个精调TDC模块组成。

首先，预配置信号reset将精调时间数字转换器104初始化为零，然后，参考时钟clk_ref与反馈时钟clk360同时并行输入到11个精调时间数字转换器模块104-1，104-2，…104-3中，自适应产生并输出11位精调延时链控制码F[11∶1]。如果精调时间数字转换器模块m(m＝1，2，…，11)中的比较延时单元m的延时量，和参考时钟与反馈时钟的延时差相同，则精调时间数字转换器104将这一比较延时单元m的控制码作为精调延时链的控制码。精调延时链控制码的产生是自适应选择延时量与参考时钟和反馈时钟的延时差相同的比较延时单元的控制码，并将这一比较延时单元的控制码作为精调延时链控制码，而且整个过程在一个时钟周期内即可完成，缩短了延时锁定环路的锁定时间。

图5b是精调时间数字转换器104的精调时间数字转换模块104-2的结构图，包括基准延时单元104-2-2、比较延时单元104-2-1、零建立时间的D触发器104-2-3a和104-2-3b、逻辑或门104-2-4。所述基准延时单元和比较延时单元均由镜像电流源控制的缓冲器组成，通过精调控制码来改变充放电电流的大小，从而实现缓冲器的不同延时。所述镜像电流源的控制字都开启时，镜像电流源的充放电电流最大，缓冲器的延时最小。所述镜像电流源的控制码不同，缓冲器的延时量不同；调节镜像电流源的控制码，使得比较延时单元的延时逐渐线性增加。首先，预配置信号reset将D触发器104-2-3a和104-2-3b预配置成零，然后，精调时间数字转换模块104-2将接收的参考时钟clk_ref经过基准延时单元104-2-2延时后送到寄存器104-2-3a的数据端，将接收的反馈时钟clk360经过比较延时单元m104-2-1延时后送到寄存器104-2-3a的时钟端，采样后的数据送到逻辑或门104-2-4的一个输入端，同时送到寄存器104-2-3b的时钟端，寄存器104-2-3b的数据端接固定高电平，采样后的固定高电平送到逻辑或门104-2-4的另个一输入端，最后逻辑或门产生并输出其中一个精调控制码F[m]。如果粗调之后的反馈时钟超前参考时钟，超前延时量记为AT，若AT使得参考时钟与经过比较延时后的反馈时钟满足公式(1)∶

ΔT+T_参考时钟≥T_反馈时钟 (1)

则反馈延时时钟经过比较延时单元后能够被D触发器104-2-3a采样得到高电平，采样结果送到逻辑或门104-2-4的一个输入端，同时D触发器104-2-3a的Q端信号发生翻转，即由初始化后的低电平变为高电平，作为D触发器104-2-3b的时钟脉冲，D触发器104-2-3b的输出结果送到逻辑或门的另一个输入端，从而得到精调延时链的一个控制字。由于D触发器104-2-3b的时钟输入只有一个脉冲，则D触发器104-2-3b输出固定电平，从而使逻辑或门的状态得到保持。此外，由于比较延时单元1，…，比较延时单元m-1的延时均小于比较延时单元m，因此经过精调TDC模块1，…，精调TDC模块m之后得到状态均为高电平的精调延时链控制码F[1]，…，F[m]，与比较延时单元m的控制码相同，即自适应产生精调延时链的控制码。基准延时单元104-2-2是将精调延时单元的控制端全部打开，镜像电流源的电流最大，充放电时间最短，延时量最小的单元。比较延时单元104-2-1是将基准延时单元的m个控制端关闭，镜像电流源的电流变小，充放电时间变长，延时量在基准延时的基础上增加m个精调延时步长后得到的延时单元。

图6是精调时间数字转换器104的时序关系图。所述11个比较延时单元的延时量随控制开关的逐次关闭而线性增加，参考时钟和反馈时钟同时并行输入到这11个精调时间数字转换模块，如果参考时钟与反馈时钟的延时差与某一比较延时单元的延时量相同，则将这一比较延时单元的控制码作为精调控制码，因此精调控制码的产生过程为延时自适应过程。图中举例了精调时间数字转换器104的工作过程，粗调锁定后的反馈延时时钟clk360同时经过11个精调时间数字转换器模块104-1，104-2…104-3，即延时11阶比较延时，然后同时被延时基准延时的参考时钟clk_ref采样，由于精调时间数字转换器模块104-1，104-2…104-3中的比较延时单元的延时量不同，最终延时量和参考时钟与反馈延时时钟的延时差相同的比较延时单元3的控制码作为精调延时链的控制码：00000000111，即精调延时链的控制码的产生过程为延时自适应的过程。

图7是精调双向移位寄存器链105的结构图。包括了11个精调双向移位单元105-2、105-3…105-4和一多路选择器105-1。精调双向移位寄存器链105的作用是对精调控制码进行寄存以及调节。首先输入清零信号nclr将精调双向移位寄存器链105初始化为低电平，然后清零信号nclr上拉为高电平，精调双向移位寄存器链开始工作。输入加载信号LD为高电平时，精调双向移位寄存器链105接收并寄存精调延时链控制码F[11∶1]，然后根据超前或滞后信号up/down和状态保持信号决定是否对精调延时链控制码进行状态保持或移位调节，产生并输出寄存或移位调节后的精调延时链控制码Q[1]，Q[2]…Q[10]，Q[11]。精调双向移位寄存器链105的移位方向由鉴相器的鉴相结果超前或滞后信号up/down进行控制。如果鉴相器103检测出反馈延时时钟与参考时钟的延时差在锁定范围内，则精调双向移位寄存器链105进行状态保持，否则精调双向移位寄存器链105根据鉴相结果up/down进行移位调节。如果参考时钟和反馈延时时钟的延时差超出了精调双向移位寄存器链105的可调范围，则精调双向移位寄存器链105输出启动控制信号来启动粗调双向移位寄存器链102，系统重新进入粗调节的锁定过程。以精调双向移位单元105-3来举例说明精调双向移位寄存器链105的工作过程。当加载信号LD为高时，将精调控制码F[2]加载进来；当启动控制有效时，加载信号为低，进行移位操作，Q[2]为当前状态，Q[1]为前一状态，Q[3]为后一状态，如果up/down为低，把前一状态Q[1]传给Q[2]；如果up/down为高，把后一状态Q[3]传给Q[2]。

图8是在温度27°，电源电压1.5V，工艺角为typical的情况下的延时锁定环路的锁定过程。首先，reset信号为低时，环路复位。接着一个时钟周期，粗调时间数字转换器101开始工作，估计参考时钟的周期并产生粗调延时链的控制码C[0∶15]。紧接着下个时钟周期粗调双向移位寄存器链102加载粗调控制码，并输出到粗调控制延时链进行粗调节。缓冲一个时钟周期进行粗调延时链的延时调节后，精调时间数字转换器104开始工作，精调时间数字转换器104在一个时钟周期内根据参考时钟与反馈延时时钟的延时差自适应选择比较延时单元的控制码作为精调延时链的控制码F[1∶11]，紧接着一个时钟周期精调双向移位寄存器链105加载精调控制码，并输出到精调控制延时链进行精调节。由于系统没有锁定，精调双向移位寄存器链105根据相位检测器的鉴相结果开始移位工作，精调双向移位寄存器链105移动到最左(右)边，系统还是没有锁定，这时重新启动粗调双向移位寄存器链102进行粗调控制码的移位工作，移位方向由鉴相器103的鉴相结果决定，而且只移一位即可重新将参考时钟与反馈延时时钟的延时差落在多级精调延时链的可调范围之内。之后精调双向移位寄存器105根据鉴相结果重新进行移位工作。当延时锁定环路由锁定逻辑检测到进入锁定状态时，产生一个锁定状态信号locked。

以上所述，仅为本发明中的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可理解想到的变换或替换，都应涵盖在本发明的包含范围之内。

Claims

1.一种延时链控制码自适应的延时锁定环路，其特征在于，根据输入时钟周期大小自适应产生延时链控制码以实现延时锁定环路的快速锁定；所述延时锁定环路包括：

一数字控制延时链，接收输入参考时钟，并响应于粗调延时链控制码和精调延时链控制码共同调节的数字控制延时链的延时，从而产生相互间相位差为90°的四个时钟信号clk90、clk180、clk270、反馈时钟clk360；

2.如权利要求1所述的延时锁定环路，其特征在于，所述数字控制延时链由四级相同的延时单元构成，每级延时单元包括一粗调延时单元和一精调延时单元串联连接；每级延时单元均由相同的控制码来控制，因此每级延时单元有相同的延时量。

3.如权利要求2所述的延时锁定环路，其特征在于，所述粗调延时单元由多路延时链级联的方式实现；精调延时单元由镜像电流源控制的缓冲器组成，通过改变充放电电流的大小实现精调延时的调节；所述精调延时单元的步长不随负载的变化而变化，通过调节控制码实现延时量的线性变化；粗调延时单元有m种不同延时，精调延时单元有n种不同延时，其中，m是[0，16]范围内的整数，n是[0，11]范围内的整数。

4.如权利要求1所述的延时锁定环路，其特征在于，粗调时间数字转换器包括脉冲产生器、本征延时链、时间数字转换器延时链以及编码器；粗调时间数字转换器用于产生粗调延时链的控制码；在第一个时钟上升沿，信号开始在时间数字转换器延时链中进行传输；在第二个时钟上升沿，判断信号在一个参考时钟周期内传输的延时链个数，即能初步判定参考时钟的周期；再经过编码器，即产生粗调控制码，把整个数字控制延时链的延时量初步控制在一个参考时钟周期左右；由此可见，粗调延时链的控制码是在一个时钟周期内产生的，加速了延时锁定环路的粗调锁定过程。

5.如权利要求1所述的延时锁定环路，其特征在于，精调时间数字转换器由11个精调时间数字转换模块组成；精调时间数字转换模块包括一基准延时单元、一比较延时单元、两个零建立时间的D触发器和一逻辑或门；比较延时单元和基准延时单元的输出分别作为同一D触发器的数据输入和时钟输入，该D触发器的输出同时作为另一D触发器的时钟输入和逻辑或门的一个输入，另一D触发器的数据端接一固定高电平，同时这一D触发器的输出连接逻辑或门的另一输入端；精调时间数字转换器估计参考时钟与反馈时钟的延时差，自适应选择延时量与这一延时差相同的比较延时单元，并将这一比较延时单元的控制码作为精调延时链的控制码。

6.如权利要求5所述的延时锁定环路，其特征在于，所述基准延时单元和比较延时单元均由镜像电流源控制的缓冲器组成，通过精调控制码来改变充放电电流的大小，从而实现缓冲器的不同延时。

7.如权利要求6所述的延时锁定环路，其特征在于，所述镜像电流源的控制字都开启时，镜像电流源的充放电电流最大，缓冲器的延时最小。

8.如权利要求6所述的延时锁定环路，其特征在于，所述镜像电流源的控制码不同，缓冲器的延时量不同；调节镜像电流源的控制码，使得比较延时单元的延时逐渐线性增加。

9.如权利要求5所述的延时锁定环路，其特征在于，所述11个比较延时单元的延时量随控制开关的逐次关闭而线性增加，参考时钟和反馈时钟同时并行输入到这11个精调时间数字转换模块，如果参考时钟与反馈时钟的延时差与某一比较延时单元的延时量相同，则将这一比较延时单元的控制码作为精调控制码，因此精调控制码的产生过程为延时自适应过程。

10.如权利要求4所述的延时锁定环路，其特征在于，在粗调锁定后，数字控制延时链的延时量即在一个时钟周期左右，这样避免了传统延时锁定环路容易把延时量锁定为数个时钟周期，而得到错误的90°、180°和270°的相移时钟的问题，从而使得数字控制延时链具有避免错误锁定功能。