CN105245235A - 一种基于时钟调相的串并转换电路 - Google Patents

Abstract

本发明公开了一种基于时钟调相的串并转换电路。该电路由同步复位电路、时钟调相电路及采样电路三部分组成。输入时钟经时钟调相电路输出M级经过调相的时钟，M级调相时钟输入采样电路，在各级时钟上升沿，采样电路将串行的输入数据转换为并行数据，并可靠输出。本发明可通过FPGA编程及布局布线时钟约束技术实现时钟相位的精确控制，从而完成以低频时钟对高速数字信号的采集功能。本系统具有精度高、速度快、稳定性好、电路设计简单、通用性强等特点。

Description

一种基于时钟调相的串并转换电路

技术领域

本发明属于一种信号串并转换电路，具体是一种基于时钟调相的高速数字信号串并转换电路。

背景技术

目前的调相电路主要分为模拟调相电路与数字调相电路，模拟调相电路由于利用模拟器件产生调相，具有调相时间尺度大、调相时间固定以及调相精度差等缺点，从而限制了它的应用。数字调相电路具有调相精度高、时间可编程等优点，但是目前只能用专用芯片来实现，然而专用可编程调相芯片一般价格比较昂贵，且有较多的引脚，给电路设计带来极大的不便。比如，专利申请号201310685028.9的发明基于FPGA的高速串并转换电路，通过对输入数字信号进行调相，在同一时钟上升沿到来时对不同的数字信号进行采样，从而实现对输入信号的串并转换；专利申请号201210481603.9一种基于FPGA的纳秒级数字可编程延时电路的发明，只能使用查找表实现延时。

发明内容

本发明的目的是提供一种时钟调相电路，提出一种在低速时钟下对高速数字信号进行串并转换的方法，通过FPGA设计电路使时钟信号进行多次调相后，对数字信号进行采样，将高速数字信号的串行输入转为并行输出。

为实现高速数字信号的串并转换，本发明的实现方案是：一种基于时钟调相的串并转换电路，实现高速数字信号的串行输入转换为并行输出，整个系统由同步复位电路、多级时钟调相电路和多级采样电路三部分组成，所述数字信号串并转换过程包括以下电路：

所述的电路一为同步复位电路，对输入输出信号进行同步，使多级采样电路能够采集到稳定的输入信号，并对系统进行复位；其输出连接至时钟调相电路及多级采样电路的复位输入。

所述的电路二为多级时钟调相电路，其对输入低频率时钟信号进行调相，并输出M级经过不同调相的时钟信号；时钟调相电路由多级基本时钟调相电路级联组成，基本时钟调相电路由锁相环电路和多级基本时钟相位延时电路级联组成；

所述的电路三为多级采样电路，多级时钟调相电路中的调相时钟一一对应输入多级采样电路中的寄存器，在各个调相时钟的上升沿，多级采样电路分别对输入的数字信号进行采样存储，并可靠输出，从而实现对输入数字信号的串并转换。

所述的同步复位电路，对输入输出信号进行同步，使数据采集时不丢失，提高稳定性，并可以对整个系统进行复位。

所述的时钟调相电路由M个基本时钟调相电路级联而成。每个基本时钟调相电路由锁相环电路和若干个基本时钟相位延时电路级联而成。锁相环电路对时钟相位进行粗调，基本时钟相位延时电路对时钟相位进行细调。前一级基本时钟相位延时电路的输出为后一级基本时钟相位延时电路的输入，最后一级的基本时钟相位延时电路的输出即为该时钟调相电路的输出。

所述的多级时钟调相电路，由若干个基本时钟调相电路级联而成，前一级基本时钟调相电路的输出端对应后一级基本时钟调相电路的输入端。

所述的多级采样电路，多级采样电路中寄存器的时钟与多级时钟调相电路中的调相时钟一一对应，在时钟上升沿，分别对输入的数字信号进行采样，从而实现数字信号的串并转换。

所述的时钟调相电路，时钟调相电路中的锁相环对时钟相位进行粗调，基本时钟相位延时电路由FPGA内部的查找表实现，可实现纳秒级的精确延时，从而实现对时钟的相位调整。

本发明与常规串并转换电路相比，其显著优点为：（1）本发明通过对输入时钟进行调相，在各级时钟上升沿来临时，对输入信号进行采样实现串并转换。（2）本发明根据需要选择对输入时钟进行粗调或者精调，锁相环对输入时钟进行粗调，使用查找表实现精调。大大节约了查找表资源的使用。（2）本发明提供的电路仅使用FPGA即可实现以低速时钟对高速数字信号进行串并转换，经过调相的时钟相当于将原时钟信号的频率提高了M，因此可以转换远高于自身频率的高速信号。（4）本发明提出的串并转换电路与其它同类方式相比，成本大大降低，且具有设计易实现及灵活度高等优点。

附图说明

图1为本发明基于时钟调相的串并转换电路的结构示意图。

图2为本发明数字信号串并转换结构示意图。

图3为本发明时钟调相电路示意图。

图4为本发明多级采样电路示意图。

图5为本发明查找表延时模块示意图。

图6为本发明数字信号串并转换的时序示意图。

具体实施方式

下面结合附图对本发明做进一步的详细说明。

本发明提供了一种基于时钟调相的串并转换电路，其实现结构由同步复位电路、多级时钟调相电路和多级采样电路三部分组成，如图1所示。通过FPGA设计电路使时钟信号进行多次调相后，对数字信号进行采样，将高速数字信号的串行转为并行。下面对各部分结构进行详细介绍：

数字信号串并转换结构如图2所示，多级时钟调相电路输出的调相时钟一一对应输入多级采样电路中的寄存器，同时将数字信号输入M级寄存器，在M级调相时钟的上升沿输出并行信号。

时钟调相电路如图3所示，由锁相环电路以及若干个基本时钟相位延时电路级联而成。时钟首先进入锁相环电路，锁相环电路的输出输入到第一级相位延时电路，前一级相位延时电路的输出作为后一级相位延时电路的输入。时钟调相电路中的锁相环电路对时钟相位进行粗调，基本时钟相位延时电路对时钟相位进行细调。

时钟调相电路中的锁相环电路及基本时钟相位延时电路的个数可以根据需求而灵活设置。即锁相环电路可以选择为使用或不使用，基本时钟相位延时电路的个数可以根据系统要求选择1~N个，N由实际电路资源及系统要求决定。

多级时钟调相电路由若干个时钟调相电路级联而成，每一级调相电路的输出时钟为Clk1，Clk2,……，Clkm,并作为下一级调相电路的输入时钟。输出的各级时钟信号分别作为多级采样电路中各级寄存器的输入时钟。

多级采样电路如图4所示，各级寄存器的输入时钟为多级调相电路中对应的输出时钟，数据输入端为需要采样的高速数字信号，输出信号即为所需的并行信号。

查找表延时模块如图5所示，每个查找表对输入信号的固定延时为100ps。例如：输入的时钟为100MHz,，即每个时钟周期为10ns。若将时钟经过10个查找表级联的基本时钟调相延时单元，则可对输入时钟延时1ns。通过查找表对输入信号的精确延时完成对时钟相位的调整。

数字信号串并转换的时序示意图如图6所示，低速时钟通过延时形成多个调相时钟，分别在上升沿时采集不同时刻的高速数字信号，将高速信号由串行转换成并行，并输出。

综上所述，本发明通过FPGA对时钟信号进行调相，实现电路的可编程纳秒级精确调相，可以满足数字电路的各种调相需求，且结构简单，成本低廉，并通过调相后的时钟信号对数字信号进行采样，实现信号的串并转换。

Claims (6)

1.一种基于时钟调相的串并转换电路，其特征在于：实现高速数字信号的串行输入转换为并行输出，包含同步复位电路、多级时钟调相电路和多级采样电路三部分：

电路一，同步复位电路，对输入输出信号进行同步，使多级采样电路能够采集到稳定的输入信号，并对系统进行复位；

电路二，多级时钟调相电路，对输入低频率时钟信号进行调相，并输出M级经过调相的时钟信号；时钟调相电路由多级基本时钟调相电路组成，基本时钟调相电路由锁相环电路和多级基本时钟相位延时电路组成；

电路三，多级采样电路，多级时钟调相电路中的调相时钟一一对应输入多级采样电路中的寄存器，在时钟上升沿时，分别对输入的数字信号进行采样存储，并可靠输出，从而实现对输入数字信号的串并转换。

2.根据权利要求1所述的基于时钟调相的串并转换电路，其特征在于：电路二中所述的时钟调相电路由M个基本时钟调相电路级联而成；每个基本时钟调相电路由锁相环和若干个基本时钟相位延时电路级联而成；锁相环对时钟相位进行粗调，基本时钟相位延时电路对时钟相位进行细调；前一级基本时钟相位延时电路的输出作为后一级基本时钟相位延时电路的输入，最后一级的基本时钟相位延时电路的输出即为该时钟调相电路的输出。

3.根据权利要求1所述的基于时钟调相的串并转换电路，其特征在于：电路三所述的多级采样电路，多级采样电路中寄存器中的时钟与多级时钟调相电路中的调相时钟一一对应，在时钟上升沿，分别对输入的数字信号进行采样，从而实现数字信号的串并转换。

4.根据权利要求2所述的基于时钟调相的串并转换电路，其特征在于：所述时钟调相电路中的锁相环对时钟相位进行粗调，基本时钟相位延时电路由FPGA内部的查找表实现，可实现纳秒级的精确延时，从而实现对时钟的精细化相位调整。

5.根据权利要求2所述的基于时钟调相的串并转换电路，其特征在于：所述基本时钟相位调相电路由FPGA内部的查找表实现对时钟相位的精确调整；信号从查找表的输入到输出的延时为100ps，即通过一个或多个查找表，经过延时，即可完成对时钟相位的精确调整。

6.根据权利要求2所描述的基于时钟调相的串并转换电路，其特征在于：每个基本时钟调相电路中的锁相环电路及基本时钟相位延时电路的个数可以设置，即锁相环电路可以选择为使用或不使用，基本时钟相位延时电路的个数可以根据系统要求选择1~N个，N由实际电路资源决定。