CN106685412B - 分频器、分频器系统及分频处理方法 - Google Patents

Abstract

本发明公开了一种分频器、分频器系统及分频处理方法，分频器包括主分频器模块和辅助分频器模块，且主分频器模块和辅助分频器模块与分频器配置模块连接，接收分频器配置模块配置的分频参数进行分频配置；二者的输入端与待分频处理的时钟信号连接，输出端与时钟逻辑处理模块连接，同时主分频器模块的输出端与辅助分频器模块使能控制端连接控制其分频功能的使能；二者根据各自的分频配置将待分频处理的时钟信号进行分频处理后输至时钟逻辑处理模块进行处理得到输出时钟信号。本发明中的分频参数可以由分频器配置模块进行灵活配置，通过分频器可以产生任意整数分频和占空比可变的时钟信号，能很好的满足FPGA等需要不同属性的多时钟应用场景。

Description

分频器、分频器系统及分频处理方法

技术领域

本发明涉及时钟控制领域，具体涉及一种分频器、分频器系统及分频处理方法。

背景技术

分频器(Divider)是数字电路系统(Digital Circuit System)中的重要组成部分，在数字电路设计中对时钟的属性也提出要求。随着集成度和数字电路复杂度的不断提高，同步电路系统的时钟产生也变得越来越复杂。对于FPGA(Field Programmable GateArray)这种VLSI(Very Large Scale Integration，超大规模集成电路)系统往往需要多个不同属性的时钟，以保证电路时序和功能的正确性。因此，在多时钟领域，一种分频比、占空比及相位可调时钟产生技术变得尤为重要。而传统的分频器往往只产生分频比和占空比不变的时钟输出，这种电路只适用于特定的数字电路系统，不太适用于像FPGA这种需要不同属性的多时钟应用场景。例如，参见图1所示的分频器系统,由输入端和输出端依次连接的分频器A、分频器B以及分频器C对输入时钟信号进行分频处理；三个分频器分频处理后输出的三路时钟信号参见图2所示。根据图1和图2可知，现有分频器输出的单路时钟信号的分频比和占空比的不可调，例如参见图2所示，分频比都是2，占空比都是50％；且采用现有的多路分频器电路时，输出的多路时钟信号的相位和占空比不可调，因此现有分频器不能很好的满足需要不同属性的多时钟应用场景。

发明内容

本发明要解决的主要技术问题是，提供一种分频器、分频器系统及分频处理方法，解决现有分频器分频比和占空比不可调，不能很好的满足需要不同属性的多时钟应用场景。

为解决上述技术问题，本发明提供一种分频器，包括主分频器模块和辅助分频器模块；

所述主分频器模块和所述辅助分频器模块与分频器配置模块连接，接收所述分频器配置模块配置的分频参数进行分频配置；

所述主分频器模块和所述辅助分频器模块的输入端与待分频处理的时钟信号连接，输出端与时钟逻辑处理模块连接；所述主分频器模块的输出端还与所述辅助分频器模块的分频使能控制端连接，其输出的时钟信号控制所述辅助分频器模块分频功能的使能；

所述主分频器模块和所述辅助分频器模块根据各自的分频配置将所述待分频处理的时钟信号进行分频处理后分别输出至所述时钟逻辑处理模块，经所述时钟逻辑处模块处理后得到输出时钟信号进行输出。

在本发明的一种实施例中，所述主分频器模块从所述分频器配置模块接收到的分频参数包括相位和分频比；

所述辅助分频器模块从所述分频器配置模块接收到的分频参数包括相位和占空比。

在本发明的一种实施例中，所述主分频器模块和所述辅助分频器模块从所述分频器配置模块接收到的相位相同。

在本发明的一种实施例中，所述主分频器模块输出的时钟信号控制所述辅助分频器模块分频功能的使能包括：

当所述主分频器模块输出的时钟信号为高电平时，控制所述辅助分频器模块的分频功能处于非使能状态；

当所述主分频器模块输出的时钟信号为低电平时，控制所述辅助分频器模块的分频功能处于使能状态。

为了解决上述问题，本发明还提供了一种分频器系统，包括分频器配置模块、时钟逻辑处理模块以及分频器；

所述分频器包括主分频器模块和辅助分频器模块，所述主分频器模块和所述辅助分频器模块与所述分频器配置模块连接，接收所述分频器配置模块配置的分频参数进行分频配置；

所述主分频器模块和所述辅助分频器模块的输入端与待分频处理的时钟信号连接，输出端与所述时钟逻辑处理模块连接；所述主分频器模块的输出端还与所述辅助分频器模块的分频使能控制端连接，其输出的时钟信号控制所述辅助分频器模块分频功能的使能；

所述主分频器模块和所述辅助分频器模块根据各自的分频配置将所述待分频处理的时钟信号进行分频处理后分别输出至所述时钟逻辑处理模块，经所述时钟逻辑处模块处理后得到输出时钟信号进行输出。

在本发明的一种实施例中，包括至少两个所述分频器以及至少两个时钟逻辑处理模块，所述至少两个分频器与所述分频器配置模块连接，所述至少两个时钟逻辑处理模块与所述至少两个分频器一一对应连接，每一个时钟逻辑处理模块输出一路时钟信号。

在本发明的一种实施例中，所述主分频器模块从所述分频器配置模块接收到的分频参数包括相位和分频比；

所述辅助分频器模块从所述分频器配置模块接收到的分频参数包括相位和占空比。

在本发明的一种实施例中，所述主分频器模块和所述辅助分频器模块从所述分频器配置模块接收到的相位相同。

在本发明的一种实施例中，所述主分频器模块输出的时钟信号控制所述辅助分频器模块分频功能的使能包括：

当所述主分频器模块输出的时钟信号为高电平时，控制所述辅助分频器模块的分频功能处于非使能状态；

当所述主分频器模块输出的时钟信号为低电平时，控制所述辅助分频器模块的分频功能处于使能状态。

为了解决上述问题，本发明还提供了一种通过如上所述的分频器系统进行分频处理的方法，包括：

通过所述分频器配置模块将对应的分频参数发送至所述主分频器模块和所述辅助分频器模块，对所述主分频器模块和所述辅助分频器模块进行分频配置；

将待分频处理时钟信号输入所述主分频器模块和所述辅助分频器模块；

所述主分频器模块根据自身的分频配置将所述待分频处理时钟信号进行分频处理后分别输出至所述时钟逻辑处理模块和所述辅助分频器模块的分频使能控制端；

所述辅助分频器模块根据所述主分频器模块输出的时钟信号的使能控制，在分频功能处于使能状态时根据自身的分频配置对所述待分频处理的时钟信号进行分频处理，将分频处理之后的时钟信号输入至时钟逻辑处理模块；

所述时钟逻辑处理模块将所述主分频器模块和所述辅助分频器模块输出的时钟信号进行逻辑处理后得到输出时钟信号进行输出。

本发明的有益效果是：

本发明提供的分频器、分频器系统及分频处理方法，分频器包括主分频器模块和辅助分频器模块，且主分频器模块和辅助分频器模块与分频器配置模块连接，接收分频器配置模块配置的分频参数进行分频配置；主分频器模块和辅助分频器模块的输入端与待分频处理的时钟信号连接，输出端与时钟逻辑处理模块连接；主分频器模块的输出端还与辅助分频器模块的分频使能控制端连接，其输出的时钟信号控制辅助分频器模块分频功能的使能；主分频器模块和辅助分频器模块根据各自的分频配置将待分频处理的时钟信号进行分频处理后分别输出至时钟逻辑处理模块，经时钟逻辑处理模块处理后得到输出时钟信号进行输出。本发明中的分频参数可以由分频器配置模块进行灵活配置，通过分频器可以产生任意整数分频和占空比可变的时钟信号，能很好的满足FPGA等需要不同属性的多时钟应用场景。

附图说明

图1为现有分频器系统示意图；

图2为图1中的分频器系统输出的时钟信号示意图；

图3为本发明实施例一提供的分频器系统结构示意图；

图4为本发明实施例一提供的分频器结构示意图；

图5为本发明实施例一提供的多路分频器结构示意图；

图6为本发明实施例二提供的分频处理方法流程示意图；

图7为本发明实施例二提供的单路输出时钟信号示意图；

图8为本发明实施例二提供的双路输出时钟信号示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明中一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一：

本实施例提供了一种分频器系统，参见图3所示，包括分频器配置模块1、时钟逻辑处理模块2以及分频器3；其中：

分频器配置模块1与分频器3连接，用于配置分频器3的分频参数，具体配置的分频参数类型以及分频参数的值可以根据当前设计需求等因素灵活选择，例如分频参数包括但不限于相位、分频比和占空比。具体的相位、分频比和占空比值可以根据具体需求灵活设置。

分频器3参见图4所示，包括主分频器模块31和辅助分频器模块32。具体的，主分频器模块和辅助分频器模块都与分频器配置模块1连接。分频器配置模块1可以分别向主分频器模块31和辅助分频器模块32发送分频参数进行分频配置，且本实施例中的分频器配置模块1可以向主分频器模块31和辅助分频器模块32发送相同的配置参数，也可以发送不同的配置参数，具体可以根据需求灵活设定。主分频器模块31和辅助分频器模块32接收分频器配置1配置的分频参数进行对应的分频配置。

本实施例中，主分频器模块31和辅助分频器模块32的输入端与待分频处理的时钟信号连接，输出端与时钟逻辑处理模块2连接；主分频器模块31的输出端还与辅助分频器模块32的分频使能控制端连接，其输出的时钟信号控制辅助分频器模块32分频功能的使能，具体控制规则也可以根据具体设计需求灵活设置。

工作时，待分频处理时钟信号(也即输入时钟信号)输入主分频器模块31和辅助分频器模块32；主分频器模块31根据自身的分频配置将输入的待分频处理的时钟信号进行分频处理后分别输出至时钟逻辑处理模块2和辅助分频器模块32的分频使能控制端。辅助分频器模块32根据主分频器模块31输出的时钟信号的使能控制，在分频功能处于使能状态时根据分频配置对待进行分频处理时钟信号进行分频处理，将分频处理之后的时钟信号也输入至时钟逻辑处理模块2。

时钟逻辑处理模块2将主分频器模块31和辅助分频器模块32输出的两路时钟信号进行逻辑处理后得到输出时钟信号进行输出。本实施例中具体可以采用时序电路和逻辑电路对主分频器模块31和辅助分频器模块32输出的时钟信号逻辑操作得到输出时钟信号，以实现相位和占空比设置。

应当理解的是，本实施例中主分频器模块31和辅助分频器模块32的实现电路可以相同，但根据上述分析可知，辅助分频器模块32的分频功能受主分频器模块31输出的控制。本实施例中，主分频器模块31输出的时钟信号控制辅助分频器模块32分频功能的使能可以采用以下控制原则进行：

当主分频器模块31输出的时钟信号为高电平时，控制辅助分频器模块32的分频功能处于非使能状态，也即控制辅助分频器模块32处于复位状态；

当主分频器模块31输出的时钟信号为低电平时，控制辅助分频器模块32的分频功能处于使能状态，此时辅助分频器模块32可以根据自身的分频配置对输入时钟信号进行分频处理。

本实施例中分频器配置模块1为分频器3的主分频器模块31和辅助分频器模块32配置的参数可以相同也可以不同。例如，实施例中，分频器配置模块1可以为主分频器模块31配置相位和分频比，为辅助分频器模块32配置相位和占空比。本实施例中，主分频器模块31的输出控制辅助分频器模块32的分频功能，辅助分频器模块32的分频比与主分频器模块31的分频比一致。当然根据实际需求也可以设置为二者不一致。主分频器模块31从分频器配置模块1接收到的分频参数包括相位和分频比后对自身进行分频配置；辅助分频器模块32从分频器配置模块接收到的分频参数包括相位和占空比后对自身进行分频配置；辅助分频器模块32接收到的占空比控制时钟逻辑处理模块2的输出时钟信号的占空比。

另外，本实施例中，主分频器模块31和辅助分频器模块32从分频器配置模块1接收到的相位也可以相同。当然根据实际设计需求，也可以灵活的设置为二者不同。

图3和图4所示的分频器系统包括一路分频电路，其最终可以得到一路输出时钟信号。当需要得到多路不同时钟属性的输出时钟信号时，则可以通过设置多路分频电路，设置多路分频电路时，每一路分频电路都可以额外设置分频器配置模块1、时钟逻辑处理模块2以及分频器3，参见图5所示。当然，考虑到资源利用率、电路成本以及占用面积等因素，也可以设置多路分频电路共用一个分频器配置模块1，例如，分频器系统包括一个分频器配置模块1，至少两个所述分频器3以及至少两个时钟逻辑处理模块2，所述的至少两个分频器3与分频器配置模块连接，至少两个时钟逻辑处理模块2与至少两个分频器3一一对应连接，每一个时钟逻辑处理模块2输出一路时钟信号。分频器配置模块1可以为各路的分频器2的分频参数(包括但不限于相位、分频比、占空比)进行灵活配置，进而通过各路的时钟逻辑处理模块2输出不同属性的时钟信号。

可见，本实施例中主分频器模块31和辅助分频器模块32的分频参数可以由分频器配置模块1进行灵活配置，因此可以根据实际需求灵活的设置分频比和占空比，通过实施例中的分频器3可以产生任意整数分频和占空比可变的单路时钟信号，当需要多路时钟时则可以通过多个分频器3进行对应的配置得到多路任意整数分频和占空比可变的时钟信号，能很好的满足FPGA等需要不同属性的多时钟应用场景。且本实施例提供的分频电路结构简单，占用面积小，既利于提升资源利用率，降低成本，又利于芯片的高集成度和精小化发展。

实施例二：

本实施例在实施例一所示的分频器系统基础上，提供一种分频处理方法，参见图6所示，包括：

S601：通过分频器配置模块将对应的分频参数发送至主分频器模块和辅助分频器模块，对主分频器模块和辅助分频器模块进行分频配置；具体的，向主分频器模块发送相位和分频比参数，向辅助分频器模块发送相位和占空比参数进行分频配置；

S602：将待分频处理时钟信号输入主分频器模块和辅助分频器模块；

S603：主分频器模块自身的分频配置将待分频处理时钟信号进行分频处理后分别输出至时钟逻辑处理模块和辅助分频器模块的分频使能控制端；

S604：辅助分频器模块根据主分频器模块输出的时钟信号的使能控制，在分频功能处于使能状态时根据自身的分频配置对待分频处理的时钟信号进行分频处理，将分频处理之后的时钟信号输入至时钟逻辑处理模块；

S605：时钟逻辑处理模块将主分频器模块和辅助分频器模块输出的时钟信号进行逻辑处理后得到输出时钟信号进行输出。

为了便于理解本发明，下面以通过上述实施例中的图4所示的单路分频电路得到的单路输出时钟信号，以及通过上述实施例中的图5中以两路分频电路得到的两路输出时钟信号进行示例说明。应当理解的是具体的时钟信号个数可以根据具体设计和应用场景灵活设定。

参见图7所示的单路输出时钟信号图，其中相位、分频比和占空比的设置参见图7所示，分频器配置模块1将相位和分频比发给主分频器模块，并将相位和占空比发给辅助分频器模块进行分频设置，该占空比控制时钟逻辑处理模块2的输出时钟信号的占空比。根据设置主分频器模块对相位值进行分频，等待相位调整结束后，主分频器模块开始进行有效分频，并控制辅助分频器模块也实现同样分频；其中待分频的时钟信号为输入时钟信号，主分频器模块对待分频时钟信号进行处理后输出的时钟信号为分频时钟信号10，辅助分频器模块对待分频时钟信号进行处理后输出的时钟信号为分频时钟信号20，分频时钟信号10和分频时钟信号20输入至时钟逻辑处理模块，经时钟逻辑处理模块处理后输出相应属性的时钟信号。

该示例中，根据上述相位/分频比/占空比相应设置值，输出分频时钟信号10为3分频，脉宽为一个输入时钟信号周期，实际输出由设计的分频电路决定。输出分频时钟信号20由于受分频时钟信号10控制，输出也为3分频，但脉宽由设置的占空比值决定，两个输出经时钟逻辑处理模块处理后产生输出时钟信号。

参见实施例一种的分析，若获得多个不同属性的时钟信号，则需要多个图4所示的分频器和时钟逻辑处理模块，且相位/分频比/占空比的值可以根据具体情况进行设置。本示例以两路分频器和时钟逻辑处理模块为例进行说明。其中第一路分频器的主分频器模块对待分频时钟信号进行处理后输出的时钟信号为分频时钟信号1-1，辅助分频器模块对待分频时钟信号进行处理后输出的时钟信号为分频时钟信号2-1，分频时钟信号1-1和分频时钟信号2-1输入至第一路的时钟逻辑处理模块处理后输出时钟信号1。第二路分频器的主分频器模块对待分频时钟信号进行处理后输出的时钟信号为分频时钟信号1-2，辅助分频器模块对待分频时钟信号进行处理后输出的时钟信号为分频时钟信号2-2，分频时钟信号1-2和分频时钟信号2-2输入至第一路的时钟逻辑处理模块处理后输出时钟信号2。两路分频器的相位值分别设置为1和2，分频时钟信号1-1和分频时钟信号1-2会有一个CLK周期延迟，相位差为90度。为了比较相位差，两路分频器的分频比设置值都为4，而占空比设置值分别为3(参见输出时钟信号1，其脉冲宽度为3个输入时钟信号的脉冲宽度)和5(参见输出时钟信号2，其脉冲宽度为5个输入时钟信号的脉冲宽度)，输出相应属性的输出时钟信号1和输出时钟信号2。

可见，本发明提供的分频器系统具有以下优点：

(1)通过分频参数配置，可产生任意整数分频和占空比可变的单路时钟；

(2)复用相同电路的分频器模块，可产生不同相位关系，同频但占空比不同的多路时钟；

(3)电路结构简单，占用资源少，成本低的同时利于芯片精小化发展。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种分频器，其特征在于，包括主分频器模块和辅助分频器模块；

所述主分频器模块和所述辅助分频器模块与分频器配置模块连接，接收所述分频器配置模块配置的分频参数进行分频配置；

所述主分频器模块和所述辅助分频器模块的输入端与待分频处理的时钟信号连接，输出端与时钟逻辑处理模块连接；所述主分频器模块的输出端与所述辅助分频器模块的分频使能控制端连接；

所述主分频器模块根据自身的分频配置将所述待分频处理的时钟信号进行分频处理后输出至所述时钟逻辑处理模块和所述辅助分频器模块的分频使能控制端，其分频处理后输出的时钟信号控制所述辅助分频器模块分频功能的使能；

所述辅助分频器模块根据自身的分频配置将所述待分频处理的时钟信号进行分频处理后输出至所述时钟逻辑处理模块；

所述时钟逻辑处理模块将所述主分频器模块和所述辅助分频器模块输出的时钟信号进行处理后得到输出时钟信号进行输出。

2.如权利要求1所述的分频器，其特征在于，所述主分频器模块从所述分频器配置模块接收到的分频参数包括相位和分频比；

所述辅助分频器模块从所述分频器配置模块接收到的分频参数包括相位和占空比。

3.如权利要求2所述的分频器，其特征在于，所述主分频器模块和所述辅助分频器模块从所述分频器配置模块接收到的相位相同。

4.如权利要求1-3任一项所述的分频器，其特征在于，所述主分频器模块输出的时钟信号控制所述辅助分频器模块分频功能的使能包括：

当所述主分频器模块输出的时钟信号为高电平时，控制所述辅助分频器模块的分频功能处于非使能状态；

当所述主分频器模块输出的时钟信号为低电平时，控制所述辅助分频器模块的分频功能处于使能状态。

5.一种分频器系统，其特征在于，包括分频器配置模块、时钟逻辑处理模块以及分频器；

所述分频器包括主分频器模块和辅助分频器模块，所述主分频器模块和所述辅助分频器模块与所述分频器配置模块连接，接收所述分频器配置模块配置的分频参数进行分频配置；

所述主分频器模块和所述辅助分频器模块的输入端与待分频处理的时钟信号连接，输出端与所述时钟逻辑处理模块连接；所述主分频器模块的输出端与所述辅助分频器模块的分频使能控制端连接；

所述主分频器模块根据自身的分频配置将所述待分频处理的时钟信号进行分频处理后输出至所述时钟逻辑处理模块和所述辅助分频器模块的分频使能控制端，其分频处理后输出的时钟信号控制所述辅助分频器模块分频功能的使能；

所述辅助分频器模块根据自身的分频配置将所述待分频处理的时钟信号进行分频处理后输出至所述时钟逻辑处理模块；

所述时钟逻辑处理模块将所述主分频器模块和所述辅助分频器模块输出的时钟信号进行处理后得到输出时钟信号进行输出。

6.如权利要求5所述的分频器系统，其特征在于，包括至少两个所述分频器以及至少两个时钟逻辑处理模块，所述至少两个分频器与所述分频器配置模块连接，所述至少两个时钟逻辑处理模块与所述至少两个分频器一一对应连接，每一个时钟逻辑处理模块输出一路时钟信号。

7.如权利要求5或6所述的分频器系统，其特征在于，所述主分频器模块从所述分频器配置模块接收到的分频参数包括相位和分频比；

所述辅助分频器模块从所述分频器配置模块接收到的分频参数包括相位和占空比。

8.如权利要求7所述的分频器系统，其特征在于，所述主分频器模块和所述辅助分频器模块从所述分频器配置模块接收到的相位相同。

9.如权利要求5或6所述的分频器系统，其特征在于，所述主分频器模块输出的时钟信号控制所述辅助分频器模块分频功能的使能包括：

当所述主分频器模块输出的时钟信号为高电平时，控制所述辅助分频器模块的分频功能处于非使能状态；

当所述主分频器模块输出的时钟信号为低电平时，控制所述辅助分频器模块的分频功能处于使能状态。

10.一种通过如权利要求5-9任一项所述的分频器系统进行分频处理的方法，其特征在于，包括：

通过所述分频器配置模块将对应的分频参数发送至所述主分频器模块和所述辅助分频器模块，对所述主分频器模块和所述辅助分频器模块进行分频配置；

将待分频处理时钟信号输入所述主分频器模块和所述辅助分频器模块；

所述主分频器模块根据自身的分频配置将所述待分频处理时钟信号进行分频处理后分别输出至所述时钟逻辑处理模块和所述辅助分频器模块的分频使能控制端；

所述辅助分频器模块根据所述主分频器模块输出的时钟信号的使能控制，在分频功能处于使能状态时根据自身的分频配置对所述待分频处理的时钟信号进行分频处理，将分频处理之后的时钟信号输入至时钟逻辑处理模块；

所述时钟逻辑处理模块将所述主分频器模块和所述辅助分频器模块输出的时钟信号进行逻辑处理后得到输出时钟信号进行输出。