JP2015139103A - 可変分周器 - Google Patents
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Abstract
Description
また、常にデューティ比50%の安定した分周出力を得ようとすると回路が複雑になる(特許文献3及び特許文献4参照)。また、回路構成が簡単な可変分周器では、ハザードのため動作が不安定である(特許文献5参照)。特許文献5に記載の可変分周回路は、この可変分周回路をFPGA(Field Programmable Gate Array)上に実装しようとすると、ハザードのために動作しない。
特許文献6には、デューティ比50%の分周出力を得る分周器が記載されている。
図51に示すように、デューティ比50%可変分周器1020は、入力nから分周のための各設定値を生成するビットシフタ1024と、基準周波数発振器1022と、比較器1026,1028と、カウンタ1030と、JK−FF1032と、ANDゲート1034と、インバータ1038と、DFF1036と、ORゲート1040と、を備える。ビットシフタ1024は、分周比Nを設定する設定部Div1と、カウンタ値を1ビット右にシフトする設定部Div2と、最下位ビットを出力する設定部Cp2と、を有する。
比較器1026は、カウンタ1030のカウント値がビットシフタ1024の出力Div1の値(分周比Nと同じ)と一致した時、JK−FF1032のJ端子に1を出力するとともに、カウンタ1030をリセットする。比較器1028は、カウンタ1030のカウント値がビットシフタ1024の出力Div2の値と出力とが一致した時、JK−FF1032のK端子に1を出力する。JK−FF1032は、比較器1026と比較器1028からのJK入力条件で値が設定され、偶数分周時にデューティ比50%、奇数分周時にデューティ比50%の波形に比べて半周期だけパルス幅の狭い波形を出力している。そこで、奇数分周時には、D−FF1036により半周期遅れた信号を発生させ、JK−FFの出力と論理和を取ることでデューティ比50%の出力を得ている。
(1)JK−FFのJK入力条件が比較器の出力(一致結果)で決定されるので、比較動作が完了するまで分周比を変更することができない。すなわち、回路動作中に分周比を変更することができない。
(2)JK−FFを使用しているので、回路構成が複雑であり、かつ汎用性に欠ける。現在では、高速デジタル回路において、JK−FFは、殆どあるいは全く使用されない。特に、ハードウェア記述言語でデジタル回路を設計する場合、DFFのみで回路を設計することが一般的である。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るデューティ比50%の可変分周器の構成を示す回路図である。図1の太実線は多ビット配線、細実線は1ビット配線を表す。
図1に示すように、可変分周器10は、アップカウンタ11(リセット時に値が1になるカウンタ)、比較器12(比較器<1>)(リセット用比較器)、比較器13(比較器<2>)(請求項1記載の比較器)、DFF14(DFF<1>)(第1のDFF)、DFF15(DFF<2>)(第2のDFF)、ANDゲート16(組合せ回路,ゲート回路)、及びORゲート17(組合せ回路,ゲート回路)を備える。
アップカウンタ11は、リセット時に、最下位ビットを1に設定する同期リセット型のアップカウンタである。
まず、基本的な考え方について説明する。
一般的に分周回路は、クロックの片側エッジに同期して動作させる。つまり、出力が変化するのは、クロックの立ち上がりの時のみ、又は立ち下がりの時のみである。そのため奇数分周動作の場合には、分周器の出力はデューティ比50%にならず、デューティ比50%の出力と比べてクロック半周期分の差が生じることになる。
上記動作の特徴点を一般化して述べると、下記の通りである。
上記奇数分周時に広ければ狭め狭ければ広める方法として、N進カウンタ又はN+1進カウンタを用いる場合、ゲート回路の組合せは下記(1)(2)がある。なお、N進カウンタ及びN+1進カウンタは、アップカウンタとダウンカウンタのどちらを使用することもできる。さらに、比較器13の不等号の向きを変更することでゲート回路の組合せとして下記(3)(4)を得る。さらに、ゲート回路の組合せは一例であり、例えば実装容易性の観点からド・モルガン則を適用してNANDゲート,NORゲートを使用するものでもよい(後記する第14の実施形態参照)。
(2)N+1進カウンタを用いた場合で奇数分周動作時にANDを取ってパルス幅を狭める方式
(3)N進カウンタを用いた場合で奇数分周動作時にANDを取ってパルス幅を狭める方式
(4)N+1進カウンタを用いた場合で奇数分周動作時にORを取ってパルス幅を広げる方式
本実施形態の可変分周器10は、上記(1)N進カウンタを用いた場合で奇数分周動作時にORを取ってパルス幅を広げる方式の適用例である
可変分周器10は、奇数分周の場合に、比較器13の出力C及びDFF14の出力Q1は、デューティ比50%の出力と比べてクロックCKの半周期分短い信号になる。そこで、奇数分周の場合には、半周期遅れた信号Q2とORを取り半周期分広げて、デューティ比50%にする。
次に、可変分周器10が、安定した分周動作を行うことができることについて説明する。特許文献5の可変分周器では、組合せ回路において発生したハザードのため、分周動作が不安定になるか又はハザードのため動作しない欠点があった。
これに対して、本実施形態の可変分周器10は、ハザードの影響を受けない。比較器12と比較器13は、組合せ回路であるため、その出力RES及びCにはハザードを含む可能性がある。しかし、アップカウンタ11は、同期リセット型であるため、比較器12のハザード影響を受けることがない。また、比較器13の出力Cは、クロックCKの立ち上がりに同期して値を取り込むDFF14の入力になっているため、ハザードの影響を受けることがない。以下、詳細に説明する。
図2に示すように、クロックCKが立ち上がると、アップカウンタ11のカウント値Mは一定の遅延時間の後に変化する。この際、比較器12の出力(リセット信号)RESにハザードが発生することがある(図2の符号a参照)。さらに一定遅延時間後、アップカウンタ11のカウント値Mは安定し、ハザードは消失する。つまり、クロックCKが立ち上がって一定時間経過後に比較器12の出力RESにハザードが発生する可能性がある。しかし、クロックCKの立ち上がった瞬間にRESにハザードが発生することはない。可変分周器10では、同期リセット型のアップカウンタ11を使うことで、RESのハザードの影響を排除している。
図3に示すように、クロックCKが立ち上がると、アップカウンタ11のカウント値Mは一定の遅延時間の後に変化する。この際、比較器13の出力Cにハザードが発生することがあるが、さらに一定遅延時間後、アップカウンタ11のカウント値Mは安定し、ハザードは消失する。つまり、クロックCKが立ち上がって一定時間経過後に比較器13の出力Cにハザードが発生する可能性はあるものの、DFF14はクロックCKの立ち上がった瞬間の比較器13の出力Cを取り込んでいる(図2の符号b参照)。このため、DFF14が、ハザードの影響を受けることはない。
図4及び図5に示すように、可変分周器10は、分周比が偶数の場合(図4参照)にも奇数の場合(図5参照)にもデューティ比50%の出力が得られていることが分かる。
また、本実施形態の可変分周器10は、ハードウェア記述言語を用いて簡単に記述でき、ASIC(Application Specific Integrated Circuit)やFPGA(Field Programmable Gate Array)の機能部品として容易に実装可能である。
第1の実施形態の可変分周器10は、N進カウンタを用いた場合で、奇数分周動作時、ORを取ってパルス幅をクロック半周期分広くする方式である。
第2の実施形態は、N+1進カウンタを用いた場合で奇数分周動作時にANDを取ってパルス幅を狭める方式の適用例である。
図6に示す可変分周器20は、外部より入力N(Nは1以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
ORゲート26は、DFF15の出力Q2と入力Nの最下位ビットの論理和演算を行う。
ANDゲート27は、DFF14の出力Q1とORゲート26の出力の論理積演算を行う。
本実施形態の可変分周器20は、N+1進カウンタを用いた場合で奇数分周動作時にANDを取ってパルス幅を狭める方式の適用例である。
図7及び図8に示すように、可変分周器20は、分周比が偶数の場合(図7参照)にも奇数の場合(図8参照)にもデューティ比50%の出力が得られていることが分かる。
図9は、本発明の第3の実施形態に係るデューティ比50%の可変分周器の構成を示す回路図である。図9の太実線は多ビット配線、細実線は1ビット配線を表す。図1と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図9に示す可変分周器30は、外部より入力N(Nは2以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN分周したデューティ比50%のパルスを出力する回路である。
可変分周器30は、図1の可変分周器10のアップカウンタ11と比較器12(比較器<1>)をN進アップカウンタ31で置き換えたものである。
N進アップカウンタ31は、1からNまでのアップカウントを繰り返すアップカウンタである。
本実施形態の可変分周器30は、図1の可変分周器10と同様に、N進カウンタを用いた場合で奇数分周動作時にORを取ってパルス幅を広げる方式の適用例である。したがって、可変分周器30の基本動作は、図1の可変分周器10の動作と略同様である。
可変分周器30が、安定した分周動作を行うことができることについて説明する。また、比較器の出力Cに比べてDFF1の出力Q1がクロックCKの1周器期遅れる理由について説明する。
図10に示すように、クロックCKが立ち上がると、N進アップカウンタ31の出力Mは、一定の遅延時間の後に変化する。この際、比較器13の出力Cにハザードが発生することがあるが、さらに一定遅延時間後、N進アップカウンタ31のカウント値Mは安定し、ハザードは消失する。つまり、クロックCKが立ち上がって一定時間経過後に比較器13の出力Cにハザードが発生する可能性がある。しかし、DFF14はクロックCKの立ち上がった瞬間の比較器の出力Cを取り込んでいるので、このハザードの影響を受けることはない。
図11及び図12に示すように、可変分周器30は、分周比が偶数の場合(図11参照)にも奇数の場合(図12参照)にもデューティ比50%の出力が得られていることが分かる。
図13は、本発明の第4の実施形態に係るデューティ比50%の可変分周器の構成を示す回路図である。図13の太実線は多ビット配線、細実線は1ビット配線を表す。図1と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図13に示す可変分周器40は、外部より入力N(Nは2以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN分周したデューティ比50%のパルスを出力する回路である。
可変分周器40は、図1の可変分周器10のアップカウンタ11と比較器12(比較器<1>)をN進ダウンカウンタ41で置き換えたものである。
N進ダウンカウンタ41は、Nから1までのダウンカウントを繰り返すダウンカウンタである。
本実施形態の可変分周器40は、図1の可変分周器10と同様に、N進カウンタを用いた場合で奇数分周動作時にORを取ってパルス幅を広げる方式の適用例である。したがって、可変分周器40の基本動作は、図1の可変分周器10の動作と略同様である。
図13に示すように、可変分周器40には、外部より分周比を決定する入力NとクロックCKが印加される。N進ダウンカウンタ41は、クロックCKの立ち上がりで動作するN進ダウンカウンタであり、Nから1までダウンカウントし、1に達すると再びNに戻りダウンカウント動作を繰り返す。比較器13には、N進ダウンカウンタ41の出力Mと入力Nが入力されており、M≦(N>>1)のとき1、そうでないとき0を出力する。なお、N>>1は、Nを右に1ビットシフトすることを表しており、Nの最下位ビットを取り除き、最上位ビットに0を付加することにより得ることができる。
図14及び図15に示すように、可変分周器40は、分周比が偶数の場合(図14参照)にも奇数の場合(図15参照)にもデューティ比50%の出力が得られていることが分かる。
図16は、本発明の第5の実施形態に係るデューティ比50%の可変分周器の構成を示す回路図である。図16の太実線は多ビット配線、細実線は1ビット配線を表す。図6と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図16に示す可変分周器50は、外部より入力N(Nは1以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
可変分周器50は、図6の可変分周器20のアップカウンタ21と比較器12(比較器<1>)をN+1進アップカウンタ51で置き換えたものである。
N+1進アップカウンタ51は、クロックCKの立ち上がりで動作するN+1進アップカウンタであり、0からNまでカウントアップし、Nに達すると再び0に戻りアップカウント動作を繰り返す。
本実施形態の可変分周器50は、図6の可変分周器20と同様に、N+1進カウンタを用いた場合で奇数分周動作時にANDを取ってパルス幅を狭める方式の適用例である。したがって、可変分周器50の基本動作は、図6の可変分周器20の動作と略同様である。
図17及び図18に示すように、可変分周器50は、分周比が偶数の場合(図17参照)にも奇数の場合(図18参照)にもデューティ比50%の出力が得られていることが分かる。
図19は、本発明の第6の実施形態に係るデューティ比50%の可変分周器の構成を示す回路図である。図16の太実線は多ビット配線、細実線は1ビット配線を表す。図6と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図19に示す可変分周器60は、外部より入力N(Nは1以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
可変分周器60は、図6の可変分周器20のアップカウンタ21と比較器12(比較器<1>)をN+1進ダウンカウンタ61で置き換えたものである。
N+1進ダウンカウンタ61は、クロックCKの立ち上がりで動作するN+1進ダウンカウンタであり、Nから0までダウンカウントし、0に達すると再びNに戻りダウンカウント動作を繰り返す。
本実施形態の可変分周器60は、図6の可変分周器20と同様に、N+1進カウンタを用いた場合で奇数分周動作時にANDを取ってパルス幅を狭める方式の適用例である。したがって、可変分周器60の基本動作は、図6の可変分周器20の動作と略同様である。
図20及び図21に示すように、可変分周器60は、分周比が偶数の場合(図20参照)にも奇数の場合(図21参照)にもデューティ比50%の出力が得られていることが分かる。
図22は、本発明の第7の実施形態に係るデューティ比50%の可変分周器の構成を示す回路図である。図22の太実線は多ビット配線、細実線は1ビット配線を表す。図9と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図22に示す可変分周器70は、外部より入力N(Nは2以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN分周したデューティ比50%のパルスを出力する回路である。
可変分周器70は、図9の可変分周器30と基本的に同じ回路構成である。下記の3点が変更されている。
(2)DFF15を立ち下りエッジ動作から立ち上がりエッジ動作に変更
(3)N進アップカウンタ31を立ち上がりエッジ動作から立ち下りエッジ動作に変更
このように、図22の可変分周器70は、図9の可変分周器30と基本的回路は同じで全てのエッジ動作の部品の動作エッジを変更しているため、性能は図9の可変分周器30と同等である。
本実施形態の可変分周器70は、図9の可変分周器30と同様に、N進カウンタを用いた場合で奇数分周動作時にORを取ってパルス幅を広げる方式の適用例である。したがって、可変分周器70の基本動作は、図9の可変分周器30の動作と略同様である。
図23及び図24に示すように、可変分周器60は、分周比が偶数の場合(図23参照)にも奇数の場合(図24参照)にもデューティ比50%の出力が得られていることが分かる。
[比較例1]
図25は、本実施形態に係る可変分周器の比較例1の構成を示す回路図である。図22と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図25に示すように、比較例1の可変分周器70Aは、図9の可変分周器30の構成に対し、DFF14を立ち上がり動作から立ち下り動作に変更すること、及びDFF15を立ち下り動作から立ち上がり動作に変更ことのみを行っている。すなわち、比較例1の可変分周器70Aは、図22の可変分周器70のように、N進アップカウンタ31を立ち上がり動作から立ち下り動作に変更することは行っていない 。
図26及び図27に示すように、可変分周器70Aは、分周比が偶数の場合(図26参照)にも奇数の場合(図27参照)にもデューティ比50%の出力が得られていることが分かる。
しかしながら、比較例1の可変分周器70Aのように、N進アップカウンタ31とDFF14を異なるタイミングで動作させると、クロックCKが低い場合は問題がないものの、図22の可変分周器70に比べて、クロックCKに印加できる周波数の上限が約半分になってしまう。その理由について説明する。
図28は、本実施形態に係る可変分周器の比較例2の構成を示す回路図である。図22と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図28に示すように、比較例2の可変分周器70Bは、図9の可変分周器30の構成に対し、N進アップカウンタ31を立ち上がり動作から立ち下り動作に変更することのみを行っている。すなわち、比較例2の可変分周器70Bは、図22の可変分周器70のように、DFF14を立ち上がり動作から立ち下り動作に変更すること、及びDFF15を立ち下り動作から立ち上がり動作に変更することは行っていない。
図29及び図30に示すように、可変分周器70Bは、分周比が偶数の場合(図29参照)にも奇数の場合(図30参照)にもデューティ比50%の出力が得られていることが分かる。
N進アップカウンタ31とDFF14が同一タイミングで動作する場合、N進アップカウンタ31の出力Mが変化し、それが、比較器13を通り、DFF14に到達するまでの時間がクロックCKの1周期以内であればよいが、N進アップカウンタ31とDFF14が別のエッジで動作する場合、この時間がクロックCKの半周期以内になるためである。図28の場合、クロックCKが立ち下がり、N進アップカウンタ31の出力Mが変化し、比較器13を通り、CKの立ち上がりまでにDFF14に到達しなければならない。
本実施形態の可変分周器70と比較例1の可変分周器70Aと比較例2の可変分周器70BにおいてクロックCKに印加できる最大周波数をシミュレーションにより比較した。その結果、N進アップカウンタ31とDFF14を異なるエッジで動作させた場合のクロックCKに印加できる最大周波数は、N進アップカウンタ31とDFF14を同一エッジで動作させた場合の約半分になることが判明した。
図31に示すように、N進アップカウンタ31は、同期リセット型のアップカウンタ301と、比較器302とから構成されている。アップカウンタ301は、リセットすると値が1になるアップカウンタである。
アップカウンタ301の出力Mが入力N以上になると、比較器302はRES信号を出力し、次のクロックの立ち上がりで、アップカウンタ301の値は1になる。
図32に示すように、N進ダウンカウンタ41は、同期ロード型のダウンカウンタ311と、比較器312とから構成されている。ダウンカウンタ311は、Load信号が入ると、値がNになるダウンカウンタである。
ダウンカウンタ311の出力Mが1になると比較器312はLoad信号を出力し、次のクロックの立ち上がりで、入力Nを読み込み、ダウンカウンタ311の値はNになる。
図33に示すように、N+1進アップカウンタ51は、同期リセット型のアップカウンタ321と、比較器302とから構成されている。アップカウンタ321は、リセットすると値が0になるアップカウンタである。
アップカウンタ321の出力Mが入力N以上になると、比較器302はRES信号を出力し、次のクロックの立ち上がりで、アップカウンタの値は0になる。
図34に示すように、N+1進ダウンカウンタ61は、同期ロード型のダウンカウンタ311と、比較器332とから構成されている。ダウンカウンタ311は、Load信号が入ると、値がNになるダウンカウンタである。ダウンカウンタ311の出力Mが0になると、比較器332はLoad信号を出力し、次のクロックの立ち上がりで、入力Nを読み込み、ダウンカウンタ311の値はNになる。
第8の実施形態は、N進カウンタを用いた場合で、奇数分周時にANDを取ってパルス幅を狭める方式の適用例である。
図35は、本発明の第8の実施形態に係るデューティ比50%の可変分周器の構成を示す回路図である。図35の太実線は多ビット配線、細実線は1ビット配線を表す。図9と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図35に示す可変分周器80は、外部より入力N(Nは2以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN分周したデューティ比50%のパルスを出力する回路である。
可変分周器80は、図9の可変分周器30の比較器13を、比較器83に変えることで出力部分を奇数分周動作時にANDを取ってパルス幅を狭める方式に変更するものである。
比較器83は、N進アップカウンタ31の出力Mと入力Nを入力し、M>(N>>1)のとき1、そうでないとき0を出力する。なお、N>>1は、Nを右に1ビットシフトすることを表しており、Nの最下位ビットを取り除き、最上位ビットに0を付加することにより得ることができる。
第9の実施形態は、第8の実施形態と同様に、N進カウンタを用いた場合で奇数分周時にANDを取ってパルス幅を狭める方式の適用例である。第8の実施形態では、N進カウンタとしてN進アップカウンタを用いているが、第9の実施形態では、N進ダウンカウンタを用いている。
図36に示す可変分周器90は、外部より入力N(Nは2以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN分周したデューティ比50%のパルスを出力する回路である。
比較器83は、N進ダウンカウンタ91の出力Mと入力Nを入力し、M>(N>>1)のとき1、そうでないとき0を出力する。なお、N>>1は、Nを右に1ビットシフトすることを表しており、Nの最下位ビットを取り除き、最上位ビットに0を付加することにより得ることができる。
可変分周器90は、図35の可変分周器80のN進アップカウンタ31を、N進ダウンカウンタ41に変更したものである。
第10の実施形態は、N+1進カウンタを用いた場合で、奇数分周時にORを取ってパルス幅を広げる方式の適用例である。
図37に示す可変分周器100は、外部より入力N(Nは1以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
可変分周器100は、N+1進アップカウンタ51(プログラマブルカウンタ)、比較器83(請求項1記載の比較器)、DFF14(DFF<1>)、DFF15(DFF<2>)、インバータ106(組合せ回路,ゲート回路)、ANDゲート107(組合せ回路,ゲート回路)、及びORゲート108(組合せ回路,ゲート回路)を備える。
第11の実施形態は、第10の実施形態と同様に、N+1進カウンタを用いた場合で奇数分周時にORを取ってパルス幅を広げる方式の適用例である。第10の実施形態では、N+1進カウンタとしてN+1進アップカウンタを用いているが、実施形態11では、N+1進ダウンカウンタを用いている。
図38に示す可変分周器110は、外部より入力N(Nは1以上の自然数)とクロックCKを印加すると、出力OUTからクロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
可変分周器110は、N+1進ダウンカウンタ61(プログラマブルカウンタ)、比較器83、DFF14(DFF<1>)、DFF15(DFF<2>)、インバータ106、ANDゲート107、及びORゲート108を備える。
可変分周器110は、図37可変分取器100のN+1進アップカウンタ51を、N+1進ダウンカウンタ61に変更したものである。
第1〜第11の実施形態の可変分周器は、回路動作中に分周比を変更することができ、分周比が奇数値であっても分周比に関係なく常にデューティ比50%の安定した出力信号を得ることができる。しかし、第1〜第11の実施形態の可変分周器は、分周比が1の場合には動作しない。
第12の実施形態は、分周比が1の場合にも動作可能にしたデューティ比50%可変分周器の構成例である。
図39に示す可変分周器120は、外部より入力N(Nは1以上の自然数)とクロックCKを印可すると、クロックCKをN分周したデューティ比50%のパルスを出力する回路である。
可変分周器120は、アップカウンタ11、比較器12(比較器<1>)、比較器13(比較器<2>)、DFF14(DFF<1>)、DFF15(DFF<2>)、比較器121(比較器<3>)(一致回路)、ANDゲート122(組合せ回路,ゲート回路)、ANDゲート16、及びORゲート17を備える。
比較器121は、分周比が1、すなわちNが1であることを検出する一致回路である。
可変分周器120は、比較器121により入力Nが1であることを検出すると、ANDゲート122及びORゲート17を介してクロックCKを出力する。なお、図39の可変分周器120は、アップカウンタ11、比較器12、比較器13、比較器121のビット幅がmの時、1〜(2m−1)までの分周動作が可能である。
図40に示すように、可変分周器120は、入力Nが1の時、1分周動作となり、クロックCKをそのまま出力することが分かる。
このように、本実施形態の可変分周器120は、比較器121及びANDゲート122からなる付加回路をさらに備えることで、図1の可変分周器10の効果に加え、簡素な付加回路でありながら1分周が可能となる。
第13の実施形態は、第12の実施形態と同様に、分周比が1の場合にも動作可能にしたデューティ比50%可変分周器の構成例である。第12の実施形態はN分周回路を用いており入力Nが1のときに1分周動作となるが、第13の実施形態はN+1分周回路を用いており入力Nが0のときに1分周動作となる。
図41に示す可変分周器130は、外部より入力N(Nは0以上の自然数)とクロックCKを印可するとクロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
可変分周器130は、アップカウンタ21、比較器12(比較器<1>)、比較器13(比較器<2>)、DFF14(DFF<1>)、DFF15(DFF<2>)、ORゲート131、ORゲート26、及びANDゲート27を備える。
可変分周回路130は、入力Nが0のとき、ORゲート、ANDゲート27を介してクロックCKを出力する。
なお、図41の可変分周器130は、アップカウンタ21、比較器12、比較器13比較器121のビット幅がmの時、1〜2mまでの分周動作が可能である。
図42に示すように、可変分周器130は、入力Nが0の時、1分周動作となり、クロックCKをそのまま出力することが分かる。
このように、本実施形態の可変分周器130は、ORゲート131を付加することで、図6の可変分周器20の効果に加え、簡素な付加回路でありながら1分周が可能となる。
また、可変分周器130は、多入力のORゲート131が一致回路としての機能を持つため、図39の可変分周器120に比べて回路がより簡素になる。
第14の実施形態は、各可変分周器10,20,120,130の出力部分を2重否定してド・モルガン則を適用した例である。
図43に示す可変分周器140は、外部より入力N(Nは2以上の自然数)とクロックCKを印可するとクロックCKをN分周したデューティ比50%のパルスを出力する回路である。
可変分周器140は、図1の可変分周器10のANDゲート16及びORゲート17に代えてNANDゲート141,142を用いる。DFF14のQ1の反転出力(以下、図中、Qの上端にバーを付したものをQの反転出力と呼ぶ)がNANDゲート142の入力となっている。この回路は、図1の分周回路10の出力OUTを2重否定し、ド・モルガン則を適用することにより得ることができる。
図44に示す可変分周器150は、外部より入力N(Nは1以上の自然数)と入力クロックCKを印可すると、クロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
可変分周器150は、図6の可変分周器20のORゲート26及びANDゲート27に代えてNORゲート151,152を用いる。DFF14のQ1の反転出力がNOR152の入力となっている。この回路は、図6の分周回路20の出力OUTを2重否定し、ド・モルガン則を適用することにより得ることができる。
可変分周器150は、出力部分をNORゲート151,152で構成することができる。
図45に示す可変分周器160は、外部より入力N(Nは1以上の自然数)とクロックCKを印可すると、クロックCKをN分周したデューティ比50%のパルスを出力する回路である。
可変分周器160は、アップカウンタ11、比較器12(比較器<1>)、比較器13(比較器<2>)、DFF14(DFF<1>)、DFF15(DFF<2>)、比較器121(比較器<3>)(一致回路)、及びNANDゲート161,162,163(組合せ回路,ゲート回路)を備える。
可変分周器160は、出力部分をNANDゲート161,162,163で構成することができる。上述したように、NANDゲートは、ANDゲートやORゲートより、集積回路化した場合のレイアウト面積が小さいことから、図39の分周回路120より図45の分周回路160の方が、集積回路化に適した回路であるといえる。
図46に示す可変分周器170は、外部より入力N(Nは0以上の自然数)とクロックCKを印可すると、クロックCKをN+1分周したデューティ比50%のパルスを出力する回路である。
可変分周器170は、アップカウンタ21、比較器12(比較器<1>)、比較器13(比較器<2>)、DFF14(DFF<1>)、DFF15(DFF<2>)、及びNORゲート171,172,173(組合せ回路,ゲート回路)を備える。
可変分周器170は、出力部分をNORゲート171,172,173で構成することができる。
上述したように、NORゲートは、ANDゲートやORゲートより、集積回路化した場合のレイアウト面積が小さいことから、図41の分周回路130よりも図46の分周回路170の方が、集積回路化に適した回路であるといえる。
また、比較器13の出力Cを入力とするDFF14(例えば図9参照)は、偶数分周動作時にデューティ比50%、奇数分周動作時にデューティ比50%の出力に比べてクロックCKの半周期分広い又は狭い、ハザードのない出力Q1を出力し、DFF15(例えば図9参照)は、DFF14と異なるエッジで駆動しており、比較器13の出力Cを入力とするDFF15は、DFF14の出力Q1に比べてクロックCKの半周期遅れた出力Q2を出力し、組合せ回路は、偶数分周動作時に、DFF14の出力Q1をそのまま出力させ、奇数分周動作時に広ければ狭め狭ければ広める論理演算を行って、出力OUTからデューティ比50%のパルスを出力する。
この構成により、上記各実施形態の可変分周器10〜110は、前記図3で述べたように、比較器13の出力Cにハザードが発生したとしても、DFF14はクロックCKの立ち上がった(又は立ち下がった)瞬間の比較器13の出力Cを取り込んでいるので、ハザードの影響を受けることはない。
また、第14の実施形態の可変分周器170を含むすべての実施形態の可変分周器10〜170は、デューティ比50%の可変分周器であり、外部より入力NとクロックCKを印加すると、N進カウンタを使用している場合は、クロックCKをN分周したパルスを、また、N+1進カウンタを使用している場合にはクロックCKをN+1分周したパルスを出力する。この際、入力Nに変更があっても変更された入力Nと計数値Mとを用いて分周動作を継続するため、クロックの供給を停止することなく分周比を変更できる。回路動作中に任意のタイミングで、いつでも分周比を変更できる利点は大きい。例えば、基板上の各動作クロックの異なるデバイスへの動作クロックを供給する場合、各デバイスへのクロック供給を止めることなく特定デバイスへ供給する周波数を変更することができる。
図47及び図48に示すように、可変分周器10は、回路動作中に分周比を変更することができ、常にデューティ比50%の安定した出力信号が得られていることが分かる。
また、第14の実施形態の可変分周器170を含むすべての実施形態の可変分周器10〜170は、分周比が奇数値であっても分周比に関係なく常にデューティ比50%の安定した出力信号を得ることができる。
例えば、第1の実施形態の可変分周器10(図1参照)において、前記図4及び図5に示すように、入力Nが偶数の場合(図4参照)にも奇数の場合(図5参照)にもデューティ比50%の出力が得られていることが分かる。
第12の実施形態の可変分周器120、及び第13の実施形態の可変分周器130は、各実施形態の可変分周器10〜110に、付加回路を備えることで、分周比1で動作可能なデューティ比50%の可変分周器を実現できる。付加回路は、例えば比較器121及びANDゲート122(図39参照)、又はORゲート131(図41参照)で構成することができる。
このように、第12の実施形態の可変分周器120、及び第13の実施形態の可変分周器130は、上記付加回路をさらに備えることで、簡素な付加回路でありながら1分周が可能となる。
各実施形態の可変分周器10〜170は、分周動作を行う入力Nの下限が示されている。例えば、第1の実施形態では、Nは2以上となっている。この下限より小さな値をNに入力すると、可変分周回路は、出力を停止する。
図49は、第1の実施形態に係る可変分周器10において、入力Nに0を加えた場合の動作シミュレーション結果を示す波形図である。また、図50は、第1の実施形態に係る可変分周器10において、入力Nに1を加えた場合の動作シミュレーション結果を示す波形図である。
図49及び図50に示すように、図1の可変分周器10において、入力Nに分周動作を行う入力Nの下限より小さな値を入力することで、出力を停止することができる。これにより、入力Nに出力を停止するストップ回路としての機能を持たせることができる。
第14の実施形態で述べたように、各実施形態の可変分周器出力部分を2重否定してド・モルガン則を適用することにより、集積回路化した場合のレイアウト面積を小さくすることができる。また、第14の実施形態では、NORゲートあるいはNANDゲートのうち一種類のみを使用すればよいため回路構成をより簡素化することができる。
上記各実施形態の可変分周器10〜170は、ハードウェア記述言語を用いて簡単に記述することができるので、FPGA上に実装可能である。また、自動論理合成ツールを利用して、簡単に集積回路化のためのレイアウトを生成可能である。
また、ハードウェア記述言語を用いると、パラメータでビット幅を記述することができ、パラメータによってビット幅を変化させて分周比の最大値を簡単に設定することができる。
回路動作中に分周比変更可能で、かつ分周比が奇数値の場合にも出力信号のデューティ比が常に50%になる簡単な回路構成の可変分周器である。しかもハードウェア記述言語を用いて簡単に記述することができる。以上の特徴を有する可変分周器であるので、様々な用途の可変分周器に適用して好適である。
例えば、上記した実施形態例は本発明をわかりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態例の構成の一部を他の実施形態例の構成に置き換えることが可能であり、また、ある実施形態例の構成に他の実施形態例の構成を加えることも可能である。また、各実施形態例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
11 アップカウンタ(リセット時に値が1)
21 アップカウンタ(リセット時に値が0)
12 比較器(比較器<1>)(リセット用比較器)
13,83,103 比較器(比較器<2>)(請求項1記載の比較器)
14 DFF(DFF<1>)(第1のDFF)
15 DFF(DFF<2>)(第2のDFF)
16,27,88,107,122 ANDゲート(組合せ回路,ゲート回路)
17,26,87,108 ORゲート(組合せ回路,ゲート回路)
31 N進アップカウンタ(プログラマブルカウンタ)
41 N進ダウンカウンタ(プログラマブルカウンタ)
51 N+1進アップカウンタ(プログラマブルカウンタ)
61 N+1進ダウンカウンタ(プログラマブルカウンタ)
86,106 インバータ(組合せ回路,ゲート回路)
121 比較器(比較器<3>)(一致回路)
131 ORゲート(一致検出用)
141,142,161,162,163 NANDゲート(組合せ回路,ゲート回路)
151,152,171,172,173 NORゲート(組合せ回路,ゲート回路)
301, 321 アップカウンタ
302,312,332 比較器
311, ダウンカウンタ
Claims (7)
- クロックCKを計数し、計数値結果M(Mは任意の自然数)を得るプログラマブルカウンタと、
前記プログラマブルカウンタの計数値Mと入力N(Nは1又は2以上の任意の自然数)を入力し、前記計数値Mと前記入力Nを比較して、偶数分周動作時にデューティ比50%となり、かつ奇数分周動作時にデューティ比50%の出力に比べてクロックCKの半周期分広い又は狭い出力Cを出力する比較器と、
前記クロックCKの第1のエッジで前記比較器の前記出力Cを取り込み、出力Q1として出力する第1のD型フリップフロップ(DFF)と、
前記クロックCKの第2のエッジで前記第1のDFFの出力Q1を取り込み、前記第1のDFFの前記出力Q1に比べて前記クロックCKの半周期遅れた出力Q2として出力する第2のDFFと、
入力Nの最下位ビットにより偶数分周動作か奇数分周動作かを判断し、偶数分周動作時に、前記第1のDFFの出力Q1をそのまま出力させ、奇数分周動作時に前記第1のDFFの出力Q1と前記第2のDFFの出力Q2の論理演算を行ってデューティ比50%の出力信号OUTを出力する組合せ回路と、
を備えることを特徴とする可変分周器。 - 前記組合せ回路は、
前記入力Nの最下位ビットにより、奇数分周動作であるか偶数分周動作であるかを示す信号を論理演算に加える
ことを特徴とする請求項1に記載の可変分周器。 - 前記入力Nに分周動作の下限となる値より小さい値である0又は1を印加し、分周出力を禁止するストップ回路として機能させる
ことを特徴とする請求項1又は請求項2に記載の可変分周器。 - 前記入力Nと前記クロックCKを入力とし、分周比が1であることを、当該入力Nの値により判断し、この場合に、前記クロックCKを前記出力信号OUTからそのまま出力する付加回路をさらに備える
ことを特徴とする請求項1乃至3のいずれか一項に記載の可変分周器。 - 前記付加回路は、前記入力Nが1であることを検出する一致回路、又は論理和ゲートを備える
ことを特徴とする請求項4に記載の可変分周器。 - 前記組合せ回路は、前記第1のDFFの出力Q1及び前記出力Q2の出力側に接続され、論理演算により出力信号OUTを出力するゲート回路である
ことを特徴とする請求項1乃至5のいずれか一項に記載の可変分周器。 - 前記組合せ回路の出力信号OUTを2重否定してド・モルガン則を適用する
ことを特徴とする請求項1乃至6のいずれか一項に記載の可変分周器。
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