JPH06224748A - 可変分周回路 - Google Patents
可変分周回路Info
- Publication number
- JPH06224748A JPH06224748A JP32A JP21984191A JPH06224748A JP H06224748 A JPH06224748 A JP H06224748A JP 32 A JP32 A JP 32A JP 21984191 A JP21984191 A JP 21984191A JP H06224748 A JPH06224748 A JP H06224748A
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- circuit
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 簡素な回路で、デューティ比５０％の奇数分
周を可能とする。 【構成】 バイナリカウンタ１０の計数値のうち、最上
位ビットを除くビットを一致検出回路２０の上位ビット
に、クロックパルスの反転値をＬＳＢに、入力する。一
致検出回路２０への入力値が分周比設定レジスタ１４の
内容と一致すると、一致検出回路２０の出力がＨになり
フリップフロップ２１がリセットされる。バイナリカウ
ンタ１０の計数値が分周比設定レジスタ１４の内容と一
致すると、フリップフロップ２１がセットされバイナリ
カウンタ１０がリセットされる。デューティ比５０％の
奇数分周出力が得られる。
周を可能とする。 【構成】 バイナリカウンタ１０の計数値のうち、最上
位ビットを除くビットを一致検出回路２０の上位ビット
に、クロックパルスの反転値をＬＳＢに、入力する。一
致検出回路２０への入力値が分周比設定レジスタ１４の
内容と一致すると、一致検出回路２０の出力がＨになり
フリップフロップ２１がリセットされる。バイナリカウ
ンタ１０の計数値が分周比設定レジスタ１４の内容と一
致すると、フリップフロップ２１がセットされバイナリ
カウンタ１０がリセットされる。デューティ比５０％の
奇数分周出力が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、クロックパルス（Ｃ
Ｐ）を分周する可変分周回路に関する。
Ｐ）を分周する可変分周回路に関する。
【０００２】
【従来の技術】従来から、可変の分周回路が知られてい
る。図３には、一従来例に係る可変分周回路の構成が示
されている。
る。図３には、一従来例に係る可変分周回路の構成が示
されている。
【０００３】この図に示される可変分周回路は、クロッ
クパルス（ＣＰ）をその立ち上がりタイミングで計数す
るバイナリカウンタ１０と、バイナリカウンタ１０の計
数値を分周比設定レジスタ１４の内容と比較し一致して
いる場合にトリガ信号を出力する一致検出回路１２と、
一致検出回路１２の出力を取り込むＴフリップフロップ
１６と、から構成されている。バイナリカウンタ１０
は、一致検出回路１２の出力Ａが立ち上がった時点でリ
セットされ、Ｔフリップフロップ（以下ＴＦ／Ｆ）１６
の出力は同時点で反転する。
クパルス（ＣＰ）をその立ち上がりタイミングで計数す
るバイナリカウンタ１０と、バイナリカウンタ１０の計
数値を分周比設定レジスタ１４の内容と比較し一致して
いる場合にトリガ信号を出力する一致検出回路１２と、
一致検出回路１２の出力を取り込むＴフリップフロップ
１６と、から構成されている。バイナリカウンタ１０
は、一致検出回路１２の出力Ａが立ち上がった時点でリ
セットされ、Ｔフリップフロップ（以下ＴＦ／Ｆ）１６
の出力は同時点で反転する。
【０００４】図４には、この従来例の動作が示されてい
る。この図に示されるように、分周比設定レジスタ１４
の設定内容がＮである場合、一致検出回路１２の出力Ａ
は、ＣＰのＮ周期ごとに立ち上がる。ＴＦ／Ｆ１６の出
力は、このＡの立ち上がりに応じて反転するため、この
従来例において得られる分周信号（ＴＦ／Ｆ１６の出
力）には、ＣＰを２Ｎ分周した出力となる。
る。この図に示されるように、分周比設定レジスタ１４
の設定内容がＮである場合、一致検出回路１２の出力Ａ
は、ＣＰのＮ周期ごとに立ち上がる。ＴＦ／Ｆ１６の出
力は、このＡの立ち上がりに応じて反転するため、この
従来例において得られる分周信号（ＴＦ／Ｆ１６の出
力）には、ＣＰを２Ｎ分周した出力となる。
【０００５】このような可変分周回路は、各種の計測機
器等に適用可能である。例えば、積算計、スピードメー
タ、タコメータ等の自動車用の計器に適用される分周器
や、ＦＭ変調、ＶＣＯの分周器、ファンクションジェネ
レータ、プッシュホン用の可変周波数発生器、時計用等
の分周器等にも適用可能である。
器等に適用可能である。例えば、積算計、スピードメー
タ、タコメータ等の自動車用の計器に適用される分周器
や、ＦＭ変調、ＶＣＯの分周器、ファンクションジェネ
レータ、プッシュホン用の可変周波数発生器、時計用等
の分周器等にも適用可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
可変分周回路においては、デューティ比約５０％の奇数
分周出力を得ることができないという問題点があった。
すなわち、ＴＦ／Ｆの出力は分周比設定レジスタの内容
Ｎの２倍、すなわち２Ｎ分周された出力であるから、分
周比は必ず偶数となる。むろん、一致検出回路の出力Ａ
を分周出力としたり、あるいはＣＰの立ち上がり及び立
ち下がりを共に監視することも可能であるが、このよう
にすると、デューティ比が５０％にならず、あるいは著
しく複雑な回路構成となる。
可変分周回路においては、デューティ比約５０％の奇数
分周出力を得ることができないという問題点があった。
すなわち、ＴＦ／Ｆの出力は分周比設定レジスタの内容
Ｎの２倍、すなわち２Ｎ分周された出力であるから、分
周比は必ず偶数となる。むろん、一致検出回路の出力Ａ
を分周出力としたり、あるいはＣＰの立ち上がり及び立
ち下がりを共に監視することも可能であるが、このよう
にすると、デューティ比が５０％にならず、あるいは著
しく複雑な回路構成となる。
【０００７】本発明は、ＣＰが約５０％のデューティ比
を有している場合に、これを利用して、デューティ比５
０％の奇数分周を簡素な回路構成で実現することを目的
とする。
を有している場合に、これを利用して、デューティ比５
０％の奇数分周を簡素な回路構成で実現することを目的
とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、ＣＰを反転させるインバータと、
インバータの出力を最下位ビットとして、カウンタの計
数値のうち最上位ビットを除くビットを１ビット上シフ
トして上位ビットとして、取り込み、取り込んだ値が所
定の設定値に一致している場合に信号を出力してＲＳＦ
／Ｆの出力値を反転させる第２の一致検出回路と、を備
えることを特徴とする。
るために、本発明は、ＣＰを反転させるインバータと、
インバータの出力を最下位ビットとして、カウンタの計
数値のうち最上位ビットを除くビットを１ビット上シフ
トして上位ビットとして、取り込み、取り込んだ値が所
定の設定値に一致している場合に信号を出力してＲＳＦ
／Ｆの出力値を反転させる第２の一致検出回路と、を備
えることを特徴とする。
【０００９】
【作用】本発明においては、カウンタがデューティ比約
５０％のＣＰの立ち下がり又は立ち上がりタイミングで
計数を行い、この計数値が２個の一致検出回路に出力さ
れる。
５０％のＣＰの立ち下がり又は立ち上がりタイミングで
計数を行い、この計数値が２個の一致検出回路に出力さ
れる。
【００１０】このうち片方（第２の一致検出回路）に
は、カウンタの計数値のうち最上位ビットを除くビット
が上位ビットとして入力され、最下位ビットにはインバ
ータにより反転されたＣＰが入力される。したがって、
カウンタの計数値がｎであるときには、第２の一致検出
回路への入力は、ＣＰの前半周期で２ｎ、後半周期で２
ｎ＋１となる。第２の一致検出回路は、このような入力
が所定の設定値Ｎに一致している時点、すなわち前回カ
ウンタがリセットされてからＮ×（ＣＰ周期／２）経過
した時点で信号を出力する。
は、カウンタの計数値のうち最上位ビットを除くビット
が上位ビットとして入力され、最下位ビットにはインバ
ータにより反転されたＣＰが入力される。したがって、
カウンタの計数値がｎであるときには、第２の一致検出
回路への入力は、ＣＰの前半周期で２ｎ、後半周期で２
ｎ＋１となる。第２の一致検出回路は、このような入力
が所定の設定値Ｎに一致している時点、すなわち前回カ
ウンタがリセットされてからＮ×（ＣＰ周期／２）経過
した時点で信号を出力する。
【００１１】本発明は、さらに、カウンタの計数値がＮ
に一致している時点で、すなわち前回カウンタがリセッ
トされてからＮ×（ＣＰ周期）経過した時点で信号を出
力する一致検出回路を備えている。
に一致している時点で、すなわち前回カウンタがリセッ
トされてからＮ×（ＣＰ周期）経過した時点で信号を出
力する一致検出回路を備えている。
【００１２】本発明では、これら２個の一致検出回路の
出力に応じＲＳＦ／Ｆの出力値が反転するため、当該Ｒ
ＳＦ／Ｆの出力は、ＣＰがＮ分周され、かつデューティ
比が約５０％の信号となる。言い換えれば、Ｎの設定次
第でデューティ比約５０％の奇数分周が可能な可変分周
回路が実現される。
出力に応じＲＳＦ／Ｆの出力値が反転するため、当該Ｒ
ＳＦ／Ｆの出力は、ＣＰがＮ分周され、かつデューティ
比が約５０％の信号となる。言い換えれば、Ｎの設定次
第でデューティ比約５０％の奇数分周が可能な可変分周
回路が実現される。
【００１３】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図３に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
基づき説明する。なお、図３に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
【００１４】図１には、本発明の一実施例に係る可変分
周回路の構成が示されている。この図に示されるよう
に、本実施例の可変分周回路は、図３に示される従来例
の回路に加えインバータ１８及び一致検出回路２０を備
えている。インバータ１８はＣＰを反転させ一致検出回
路２０のＬＳＢに入力するよう設けられており、一致検
出回路２０の上位ビットには、バイナリカウンタ１０出
力の下位ビット（最上位ビットを除くビット）が入力さ
れている。また、分周比設定レジスタ１４の出力は一致
検出回路１２に加え２０にも入力されており、一致検出
回路１２及び２０の出力は共にＲＳＦ／Ｆ２１に入力さ
れる。ＲＳＦ／Ｆ２１のＳ入力には一致検出回路１２の
出力が、Ｒ入力には一致検出回路２０の出力が供給され
ている。
周回路の構成が示されている。この図に示されるよう
に、本実施例の可変分周回路は、図３に示される従来例
の回路に加えインバータ１８及び一致検出回路２０を備
えている。インバータ１８はＣＰを反転させ一致検出回
路２０のＬＳＢに入力するよう設けられており、一致検
出回路２０の上位ビットには、バイナリカウンタ１０出
力の下位ビット（最上位ビットを除くビット）が入力さ
れている。また、分周比設定レジスタ１４の出力は一致
検出回路１２に加え２０にも入力されており、一致検出
回路１２及び２０の出力は共にＲＳＦ／Ｆ２１に入力さ
れる。ＲＳＦ／Ｆ２１のＳ入力には一致検出回路１２の
出力が、Ｒ入力には一致検出回路２０の出力が供給され
ている。
【００１５】次に、この実施例の動作について説明す
る。図２には、この実施例の動作がタイミングチャート
として示されている。
る。図２には、この実施例の動作がタイミングチャート
として示されている。
【００１６】今、分周比設定レジスタ１４には分周比と
してＮ＝５が設定されているものとする。バイナリカウ
ンタ１０は、ＣＰの立ち上がりに応じて計数を行うた
め、一致検出回路１２からの出力（トリガ）が得られる
のはバイナリカウンタ１０の計数値がＮに一致した時点
である。
してＮ＝５が設定されているものとする。バイナリカウ
ンタ１０は、ＣＰの立ち上がりに応じて計数を行うた
め、一致検出回路１２からの出力（トリガ）が得られる
のはバイナリカウンタ１０の計数値がＮに一致した時点
である。
【００１７】一方、一致検出回路２０から出力が得られ
るのは、Ｎ＝２ｎ＋１となるタイミングである。ここ
で、ｎはバイナリカウンタ１０の計数値を表わしてい
る。すなわち、バイナリカウンタ１０の計数値は１ビッ
トＭＳＢ側にシフトして一致検出回路２０に入力されて
いるため、バイナリカウンタ１０の計数値がｎである時
には、当該バイナリカウンタ１０から一致検出回路２０
に２ｎが入力されることとなる。一致検出回路２０のＬ
ＳＢにはＣＰをインバータ１８により反転した値が入力
されている。従って、ＣＰの前半周期においては、一致
検出回路２０のＬＳＢにはＬ値が、後半周期にはＨ値
が、入力されることになる。言い換えれば、バイナリカ
ウンタ１０の計数値がｎであるＣＰ周期の前半周期にお
いては２ｎが、後半周期には２ｎ＋１が、一致検出回路
２０に入力される。
るのは、Ｎ＝２ｎ＋１となるタイミングである。ここ
で、ｎはバイナリカウンタ１０の計数値を表わしてい
る。すなわち、バイナリカウンタ１０の計数値は１ビッ
トＭＳＢ側にシフトして一致検出回路２０に入力されて
いるため、バイナリカウンタ１０の計数値がｎである時
には、当該バイナリカウンタ１０から一致検出回路２０
に２ｎが入力されることとなる。一致検出回路２０のＬ
ＳＢにはＣＰをインバータ１８により反転した値が入力
されている。従って、ＣＰの前半周期においては、一致
検出回路２０のＬＳＢにはＬ値が、後半周期にはＨ値
が、入力されることになる。言い換えれば、バイナリカ
ウンタ１０の計数値がｎであるＣＰ周期の前半周期にお
いては２ｎが、後半周期には２ｎ＋１が、一致検出回路
２０に入力される。
【００１８】従って、例えば分周比設定レジスタ１４の
内容が５である場合には、バイナリカウンタ１０の計数
値が２であるＣＰ周期の後半周期において、一致検出回
路２０の出力値がＨとなる。ＲＳＦ／Ｆ２１は、これに
応じリセットされる。一方、先に述べたように、一致検
出回路１２の出力が立ち上がった場合にＲＳＦ／Ｆ２６
はセットされるため、ＲＳＦ／Ｆ２１の出力はＣＰをＮ
分周した出力となる。この様に、本実施例によれば、デ
ューティ比が約５０％のＣＰを反転して用いることによ
り、デューティ比約５０％の奇数分周出力を簡素な回路
構成で得ることが可能となる。なお、ＣＰのデューティ
比を一般にＤ％として表わす場合には、ＲＳＦ／Ｆ２１
の出力のデューティ比は次のような値となる。
内容が５である場合には、バイナリカウンタ１０の計数
値が２であるＣＰ周期の後半周期において、一致検出回
路２０の出力値がＨとなる。ＲＳＦ／Ｆ２１は、これに
応じリセットされる。一方、先に述べたように、一致検
出回路１２の出力が立ち上がった場合にＲＳＦ／Ｆ２６
はセットされるため、ＲＳＦ／Ｆ２１の出力はＣＰをＮ
分周した出力となる。この様に、本実施例によれば、デ
ューティ比が約５０％のＣＰを反転して用いることによ
り、デューティ比約５０％の奇数分周出力を簡素な回路
構成で得ることが可能となる。なお、ＣＰのデューティ
比を一般にＤ％として表わす場合には、ＲＳＦ／Ｆ２１
の出力のデューティ比は次のような値となる。
【００１９】 Ｎ＝偶数の時 ５０％ Ｎ＝奇数の時 （（Ｎ−１）／２＋Ｄ／１００）／Ｎ×
１００％ また、本実施例においてＮを１に設定した場合には分周
されていない出力（ＣＰ）が、Ｎに０を設定した場合に
はＨまたはＬに固定された出力が、それぞれ得られる。
１００％ また、本実施例においてＮを１に設定した場合には分周
されていない出力（ＣＰ）が、Ｎに０を設定した場合に
はＨまたはＬに固定された出力が、それぞれ得られる。
【００２０】なお、Ｎを偶数とした場合については詳細
には説明しなかったが、この場合にもデューティ比５０
％となることは簡単に確認可能である。
には説明しなかったが、この場合にもデューティ比５０
％となることは簡単に確認可能である。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
その最下位ビットにＣＰの反転値を入力する第２の一致
検出回路を設け、ＲＳＦ／Ｆをその出力でリセットする
ようにしたため、デューティ比約５０％の奇数分周出力
が得られる。これにより、積算計等のようにデューティ
比約５０％の分周出力を求める機器に適用するのに好ま
しい簡素な構成の可変分周回路が得られる。
その最下位ビットにＣＰの反転値を入力する第２の一致
検出回路を設け、ＲＳＦ／Ｆをその出力でリセットする
ようにしたため、デューティ比約５０％の奇数分周出力
が得られる。これにより、積算計等のようにデューティ
比約５０％の分周出力を求める機器に適用するのに好ま
しい簡素な構成の可変分周回路が得られる。
【図１】本発明の一実施例に係る可変分周回路の構成を
示すブロック図である。
示すブロック図である。
【図２】この実施例の動作を示すタイミングチャートで
ある。
ある。
【図３】一従来例に係る可変分周回路の構成を示すブロ
ック図である。
ック図である。
【図４】この従来例の動作を示すタイミングチャートで
ある。
ある。
１０ バイナリカウンタ １２，２０ 一致検出回路 １４ 分周比設定レジスタ １６ Ｔフリップフロップ １８ インバータ ２１ ＲＳフリップフロップ
Claims (1)
- 【請求項１】 クロックパルスの立ち下がり又は立ち上
がりタイミングで計数するカウンタと、カウンタの計数
値が所定の設定値に一致している場合に信号を出力しカ
ウンタをリセットする一致検出回路と、一致検出回路の
出力信号に応じて出力値を反転させるフリップフロップ
と、を備え、クロックパルスを分周してフリップフロッ
プから出力する可変分周回路において、 クロックパルスを反転させるインバータと、 インバータの出力を最下位ビットとして、カウンタの計
数値のうち最上位ビットを除くビットを１ビット上シフ
トして上位ビットとして、取り込み、取り込んだ値が前
記所定の設定値に一致している場合に信号を出力してフ
リップフロップの出力値を反転させる第２の一致検出回
路と、 を備えることを特徴とする可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21984191A JP2908080B2 (ja) | 1991-08-30 | 1991-08-30 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21984191A JP2908080B2 (ja) | 1991-08-30 | 1991-08-30 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224748A true JPH06224748A (ja) | 1994-08-12 |
| JP2908080B2 JP2908080B2 (ja) | 1999-06-21 |
Family
ID=16741900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21984191A Expired - Fee Related JP2908080B2 (ja) | 1991-08-30 | 1991-08-30 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908080B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217689A (ja) * | 2001-01-17 | 2002-08-02 | Sanyo Electric Co Ltd | 周波数可変ｒｃ発振器及びマイクロコンピュータ |
| JP2015139103A (ja) * | 2014-01-22 | 2015-07-30 | 学校法人東海大学 | 可変分周器 |
-
1991
- 1991-08-30 JP JP21984191A patent/JP2908080B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217689A (ja) * | 2001-01-17 | 2002-08-02 | Sanyo Electric Co Ltd | 周波数可変ｒｃ発振器及びマイクロコンピュータ |
| JP2015139103A (ja) * | 2014-01-22 | 2015-07-30 | 学校法人東海大学 | 可変分周器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908080B2 (ja) | 1999-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |