KR0174707B1

KR0174707B1 - 클럭 발생기

Info

Publication number: KR0174707B1
Application number: KR1019960006638A
Authority: KR
Inventors: 임준혁
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-03-13
Filing date: 1996-03-13
Publication date: 1999-04-01
Also published as: KR970066789A

Abstract

본 발명은 프로그램이 가능하고 최소 지터(Jitter)를 갖는 클럭 발생기에 관한 것으로, 마스터 클럭의 라이징 에지(Rising Edge0에서 카운트하여 주기적으로 카운팅 클럭이 입력을 제한하는 클럭 제한부(6), 상기 클럭 제한부(6) 카운팅 클럭 제한에 따라 상기 마스터 클럭의 폴링 에지(Falling Edge)에서 카운팅하여 원하는 클럭의 반주기와 한주기마다 제 1 및 제 2리세트 신호(B, C)를 출력하는 리세트 신호 발생부(7), 및 상기 클럭 제한부 (6)로부터 출력되는 신호(A)에 따라 인에이블되고 상기 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)에 따라 원하는 클럭을 발생하는 클럭 발생부(5)로 구성된다.

따라서 본 발명은 마스터 클럭을 카운트하거나 분주해도 원하는 클럭의 주파수로 떨어지지 않는 경우 주기적으로 카운터의 카운팅 동작 및 클럭 입력을 제한하여 원하는 여러 가지 클럭을 얻을 수 있도록 하고 지터를 최소화하는 효과가 있다.

Description

클럭 발생기(Clock Generator)

제1도는 본 발명에 의한 클럭 발생기의 구성도.

제2도는 제1도의 클럭 발생부의 세부 구성도.

제3도는 (a)(b)(c)(d)는 제 1도 및 제 2도의 각 부분의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

1, 2 : 카운터 3, 4 : 프로그램 카운터

5 : 클럭 발생부 6 : 클럭 제한부

7 : 리세트 신호 발생부 10 : 오아 게이트

11 : 앤드 게이트 12 : 동기 리세트 플립플롭

[산업상의 이용 분야]

본 발명은 프로그램이 가능하고 최소 지터(Jitter)를 갖는 클럭 발생기에 관한 것이다.

[종래 기술 및 그의 문제점]

일반적으로 클럭 발생기는 한가지의 마스터 클럭을 분주시켜 원하는 클럭을 재생할 수 있도록 하는 것이다.

그런데, 종래의 클럭 발생기는 마스터 클럭을 분주시키거나 카운트해도 정확히 떨어지지 않을 경우에는 평균적으로 원하는 클럭을 얻으면서도 최소의 지터(Jitter), 즉 클럭의 떨림 현상이 발생된다.

예를 들어, 10㎒의 마스터 클럭으로 3㎒의 클럭을 얻는 경우 10M/3K = 3333.33…으로 정수로 나누어 떨어지지 않는다.

따라서 종래의 클럭 발생기는 마스터 클럭을 분주시켜 원하는 클럭을 얻지만 최소한의 지터가 발생되는 문제점이 있었다.

또한, 종래의 클럭 발생기는 마스터 클럭과 원하는 클럭의 주파수에 따라 회로가 구성되므로 원하는 하나의 클럭만을 발생시킬 수 밖에 없는 문제점이 있었다.

[발명의 목적]

상기 문제점을 개선하기 위해 본 발명은 마스터 클럭을 분주시켜 원하는 클럭을 만드는 경우 발생되는 지터를 최소화시키고 간편한 동작으로 여러 가지 클럭을 만들 수 있도록 프로그램 가능한 클럭 발생기를 제공함에 그 목적이 있다.

상기 목적을 달성시키기 위한 본 발명에 의한 클럭 발생기는 마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하여 주기적으로 카운팅 클럭의 입력을 제한하는 클럭 제한부, 상기 클럭 제한부의 카운팅 클럭 제한에 따라 상기 마스터 클럭의 폴링 에지(Falling Edge)에서 카운팅하여 원하는 클럭의 반주기와 한 주기마다 제 1 및 제 2 리세트 신호를 출력하는 리세트 신호 발생부, 및 상기 클럭 제한부로부터 출력되는 신호에 따라 인에이블되고 상기 리세트 신호 발생부로부터 출력되는 제 1 및 제 2 리세트 신호에 따라 원하는 클럭을 발생하는 클럭 발생부로 구성됨을 특징으로 한다.

[작용]

본 발명은 마스터 클럭을 카운트하거나 분주해도 정확하게 원하는 클럭의 주파수로 떨어지지 않는 경우 주기적으로 카운터의 카운팅 동작 및 클럭 입력을 제한한다.

[실시예]

제1도를 참조하면, 본 발명의 신규한 클럭 발생기는 마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하여 주기적으로 카운팅 클럭의 입력을 제한하는 클럭 제한부(6), 상기 클럭 제한부(6)의 카운팅 클럭 제한에 따라 상기 마스터 클럭의 폴링 에지(Falling Edge)에서 카운팅하여 원하는 클럭의 반주기와 한 주기마다 제 1 및 제 2 리세트 신호(B, C)를 출력하는 리세트 신호 발생부(7), 및 상기 클럭 제한부(6)로부터 출력되는 신호(A)에 따라 인에이블되고 상기 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)에 따라 원하는 클럭을 발생하는 클럭 발생부(5)로 구성된다.

이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명에 의한 클럭 발생기의 구성도이고, 제2도는 제1도의 클럭 발생부의 세부 구성도이고, 제3도(a)(b)(c)(d)는 제1도 및 제2도의 각 부분의 신호 파형도이다.

본 발명에 의한 클럭 발생기는 제1도에 도시한 바와 같이 클럭 제한부(6), 리세트 신호 발생부(7), 및 클럭 발생부(5)로 구성된다.

클럭 제한부(6)는 마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하여 주기적으로 카운팅 클럭의 입력을 제한하는 것이다.

클럭 제한부(6)의 일실시예는 프로그램 디코더(3)를 사용하지 않고 카운터만을 사용하는 경우로, 마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하여 주기적으로 설정된 제 1 프로그램 신호(M)가 될 때마다 리세트 신호 발생부(7)로 디스에이블 신호(A)를 출력하는 카운터(1)로 구성된다.

여기서 카운터(1)는 설정된 제 1 프로그램 신호(M)에 해당하는 크기의 카운터로 이루어진다.

또한, 클럭 제한부(6)의 다른 실시예는 프로그램 디코더(3)와 카운터(1)를 사용하는 경우로, 마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하는 카운터(1), 및 마스터 클럭의 주파수(X)와 리세트 신호 발생부(7)에 의해 설정된 제 1 프로그램 신호(M)와 카운터(1)의 출력이 동일한 경우 카운터(1)를 리세트시키고 리세트 신호 발생부(7)를 디스에이블시켜 카운팅 클럭의 입력을 제한하는 프로그램 디코더(3)로 구성된다.

이 때, 카운터(1)의 크기는 제한을 두지 않고 제 1 프로그램 신호(M)의 값보다 크기만 하면 되는데, 그것은 프로그램 디코더(3)에서 카운터(1)를 리세트시키는 신호를 출력하기 때문이다.

리세트 신호 발생부(7)는 클럭 제한부(6)의 카운팅 클럭 제한에 따라 마스터 클럭의 폴링 에지(Falling Edge)에서 카운팅하여 원하는 클럭의 반주기와 한주기마다 제 1 및 제 2 리세트 신호(B, C)를 출력하는 것으로, 마스터 클럭의 폴링 에지(Falling Edge)에서 카운트하는 카운터(2), 및 마스터 클럭의 주파수(X)와 원하는 주파수(Y)와 제 1 프로그램 신호(M)에 의해 설정되는 제 2 프로그램 신호(N)와 카운터(2)의 출력이 동일한 경우 제 3 리세트 신호(C)를 카운터(2)와 클럭 발생부(5)로 출력하고 제 2 프로그램 신호(N)의 1/2에 해당하는 제 3프로그램 신호(N/2)와 카운터(2)의 출력이 동일한 경우 제 2 리세트 신호(B)를 클럭 발생부(5)로 출력하는 프로그램 디코더(4)로 구성된다.

여기서, 제 1프로그램 신호(M)는 외부로부터 프로그램 카운터(3)로 입력되어 프로그램 카운터(3)의 동작을 제한하는 것으로, 마스터 클럭의 주파수와 약수로 카운터(2)의 카운트 크기에 의해 설정된다. 즉, 제 1 프로그램 신호(M)는 카운터(2)를 몇 비트로 구현하느냐에 의해

마스터 클럭의 주파수의 약수로 설정된다.

또한, 제 2 프로그램 신호(N)는 마스터 클럭의 주파수(X)에 원하는 클럭의 주파수(Y)의 배수(L)와 제 1 프로그램 신호(M)의 비를 곱해준 값을 원하는 클럭의 주파수로 나누어 준 값을 설정한다.

이 때, 최소지터, 즉 최소한의 떨림만을 발생시키기 위해 제 1 프로그램 신호(M)와 원하는 주파수의 배수(L)는 그 차가 최소가 되도록 설정한다.

클럭 발생부(5)는 클럭 제한부(6)로부터 출력되는 신호(A)에 따라 인에이블되고 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)에 따라 원하는 클럭을 발생하는 것으로, 제2도에 도시한 바와 같이 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2리세트 신호(B, C)를 입력으로 논리합하는 오아 게이트(10), 오아 게이트(10)의 출력과 상기 클럭 제한부(6)로부터 출력되는 신호(A)를 입력으로 논리곱하는 앤드 게이트(11), 및 앤드 게이트(11), 및 앤드 게이트(11)의 출력에 따라 인에이블되고 마스터 클럭(X)를 반전시켜 클럭 입력으로 하고 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)를 리세트 및 데이터 입력으로 하여 원하는 클럭(Y)을 출력하는 동기 리세트(Synchronous Reset) 플립플롭(12)으로 구성된다.

이와 같이 구성되는 본 발명에 의한 클럭 발생기의 동작을 상세히 설명한다.

본 발명에 의한 클럭 발생기는 마스터 클럭을 카운터의 클럭 입력으로 사용하여 만들고자 하는 클럭의 반주기만큼 카운트하면 폴링 에지를 만들고 주기만큼 카운트하면 라이징 에지를 만들어주므로써 기본적인 동작이 이루어지도록 한다.

또한, 마스터 클럭의 주파수(X)를 원하는 클럭의 주파수(Y)로 나누었을 때 정수로 떨어지지 않을 경우에는 주기적으로 카운터의 클럭 입력을 제한하므로써 평균적으로 정확하게 원하는 클럭이 만들어지고 지터도 최소화할 수 있다.

카운터의 클럭 입력 제한은 예컨대 20번의 마스터 클럭에 한번을 제한하면 카운터는 19번만 카운팅하게 되는 것을 의미한다. 여기서, 20번을 의미하는 수는 제 1 프로그램 신호(M)이고 19번을 의미하는 수는 원하는 클럭의 주파수의 배수(L)이다.

실제로 예를 들어 4㎒의 마스터 클럭으로 23㎒의 클럭을 만드는 경우를 설명한다.

이 경우 4000 ÷ 23 = 1333.33…으로 정수가 떨어지지 않는다. 이와 같은 경우 다음과 같은 식으로 표현할 수 있다.

(4000 = 2⁵x 5³) x 23/25 = 3680 ----- 식(1)

3680 ÷ 23 = 160 ----- 식(2)

이 된다. 여기거, 4000은 마스터 클럭의 주파수(X)이고, 25는 마스터 클럭의 주파수(X)의 약수 중에서 카운터(2)의 구현 방법, 즉 비트수에 의해 설정되는 제 1 프로그램 신호(M)에 해당하고, 식(1)의 23은 원하는 클럭의 주파수(Y)의 배수(L)이고, 식(2)의 23은 클럭의 주파수(Y)이고, 160은 카운터(2)에서 카운트하는 횟수로 제 2프로그램 신호(N)에 해당한다.

위의 식(1)과 식(2)에 의하면, 마스터 클럭의 주파수(X)를 원하는 클럭의 주파수(Y)의 배수인 3680으로 변형시키는 것으로, 이를 위해 마스터 클럭의 주파수(X)의 매 25클럭마다 그 클럭을 없애 23클럭을 만들어주고 이를 제 2프로그램 신호(N)인 160번 카운트하면 평균적으로 원하는 클럭의 주파수(Y)를 얻을 수 있게 된다.

이를 제 1도에 따라 설명하면 다음과 같다.

먼저, 외부에서 제 1 프로그램 신호(M)를 25로 설정하고 제 2프로그램 신호(N)를 160으로 설정하고 제 3프로그램 신호(N/2)를 80으로 설정하여 프로그램 디코더(3, 4)로 각각 입력시킨다.

마스터 클럭이 입력되면 카운터(1, 2)에서 각각 라이징 에지와 폴링 에지에서 카운팅하고, 카운터(1)의 출력은 프로그램 디코더(3)로 출력된다.

이 때, 카운터(1)의 출력이 25가 되면 프로그램 디코더(3)에서 신호(A)를 출력하여 카운터(1)를 리셋시키고, 카운터(2)를 디스에이블시켜 2클럭을 제한한다. 이와 같이 카운터(2)가 디스에이블 되어 2클럭을 제한하면 카운터(2)에서는 마스터 클럭의 25클럭 동안 23클럭만을 카운팅하게 된다.

다음으로 계속해서 마스터 클럭이 입력되면 카운터(1, 2)가 계속해서 카운팅하게 되고, 마찬가지로 카운터(1)의 출력이 25가 되면 위와 같이 반복하여 카운터(2)의 클럭을 제한하게 된다.

한편, 클럭 제한부(6)가 카운터(1)만으로 구성되는 클럭 제한부(6)의 일실시예의 경우 카운터(1)는 25를 카운팅할 수 있는 카운터로 구성된다. 따라서 카운터(1)는 입력되는 마스터 클럭의 라이징 에지에서 카운팅하여 25가 되면 카운터(2)를 디스에이블시켜 2 클럭을 제한하고 다시 입력되는 마스터 클럭의 라이징 에지에서 카운팅하고 클럭을 제한하는 과정을 반복하게 된다.

이와 같이 카운터(2)가 계속해서 카운팅한 출력이 제 3프로그램 신호(N/2)와 동일해지면 프로그램 디코더(4)에서 클럭 리세트 신호(C)를 출력하여 클럭 발생기(5)에서 라이징 에지를 만들도록 한다. 카운터(2)가 계속해서 카운팅하고 카운팅한 출력이 제 2 프로그램 신호(N)와 동일해지면 프로그램 디코더(4)에서 리세트 신호(B)를 출력하여 카운터(2)를 리세트시키고 클럭 발생부(5)에서 폴링 에지를 만들도록 한다.

이와 같은 방법으로 원하는 클럭을 최소의 지터로 발생시킬 수 있게 된다.

다른 경우의 예로 10㎒의 마스터 클럭으로 3㎒의 클럭을 만드는 경우를 설명한다.

이 때에는 원하는 클럭의 주파수의 배수(L)로 15를 설정하고 제 1 프로그램 신호(M)로 16을 설정하고 제 2프로그램 신호(N)로 3125를 설정하는 첫 번째 방법과, 원하는 클럭의 주파수의 배수(L)로 624 설정하고 제 1프로그램 신호(M)로 625를 설정하고 제 2프로그램 신호(N)로 3328을 설정하는 두 번째 방법 외에도 여러 가지가 있을 수 있다.

이와 같이 설정할 때. 제 1프로그램 신호(M)로부터 원하는 클럭의 주파수의 배수(L)를 감산한 값이 작을수록 최소의 지터를 얻을 수 있으므로 이 값이 '1'이 되도록 하는 것이 최선이 된다. 따라서 첫 번째 방법과 두 번째 방법이 모두 M - L = 1이므로 최소의 지터를 갖게 된다. 그러나 하드웨어적인 간편성으로 보면 첫 번째 방법이 좋다.

첫 번째 방법으로 10㎒의 마스터 클럭으로 3㎒의 클럭을 만드는 경우를 제 3도를 참조하여 설명한다.

제3도 (a)는 마스터 클럭의 신호 파형도이고, 제3도 (b)는 프로그램 카운터(3)의 출력 신호(A)의 파형도이고, 제3도 (c)는 프로그램 카운터(4)의 리세트 신호(B)의 파형도이고, 제3도 (d)는 클럭 발생부(5)의 앤드 게이트(11)의 출력 신호 파형도이고, 제3도 (e)는 생성된 원하는 클럭의 신호 파형도이다.

먼저, 외부에서 제 1프로그램 신호(M)를 16으로 설정하고 제 2프로그램 신호(N)를 3125로 설정하고 제 3프로그램 신호(N/2)를 3125/2에 근사한 1562 또는 1563으로 설정하여 프로그램 디코더(3, 4)로 각각 입력시킨다.

제3도 (a)에 도시한 바와 같이 마스터 클럭이 입력되면 카운터(1, 2)에서 각각 라이징 에지와 폴링 에지에서 카운팅하고, 카운터(1)의 출력은 프로그램 디코더(3)로 출력된다.

이때, 제3도 (b)에 도시한 바와 같이 카운터(1)의 출력이 16이 되면 프로그램 디코더(3)에서 출력 신호(A)를 출력하여 카운터(1)를 리셋시키고, 카운터(2)를 디스에이블시켜 1클럭을 제한한다. 이와 같이 카운터(2)가 다스에이블되어 1클럭을 제한하면 카운터(2)에서는 마스터 클럭의 16클럭 동안 15클럭만을 카운팅하게 된다.

다음으로 계속해서 마스터 클럭이 입력되면 카운터(1, 2)가 계속해서 카운팅하게 되고, 마찬가지로 카운터(1)의 출력이 16이 되면 위와 같이 반복하여 카운터(2)의 클럭을 제한하게 된다.

한편, 클럭 제한부(6)가 카운터(1)만으로 구성되는 클럭 제한부(6)의 일실시예의 경우 카운터(1)는 16을 카운팅할 수 있는 카운터로 구성된다. 따라서 카운터(1)는 입력되는 마스터 클럭의 라이징 에지에서 카운팅하여 16이 되면 카운터(2)를 디스에이블시켜 1클럭을 제한하고 다시 입력되는 마스터 클럭의 라이징 에지에서 카운팅하고 클럭을 제한하는 과정을 반복하게 된다.

이와 같이 카운터(2)가 계속해서 카운팅한 출력이 제 3프로그램 신호(N/2)와 동일해지면 프로그램 디코더(4)에서 클럭 리세트 신호(C)를 출력하여 클럭 발생부(5)에서 라이징 에지를 만들도록 한다.

또한, 제3도 (c)에서 도시한 바와 같이 카운터(2)가 계속해서 카운팅하고 카운팅한 출력이 제 2프로그램 신호(N)인 3125와 동일해지면 프로그램 디코더(4)에서 리세트 신호(B)를 출력하여 카운터(2)를 리세트시키고 클럭 발생부(5)에서 폴링 에지를 만들도록 한다.

이 때, 프로그램 디코더(4)로부터 출력되는 리세트 신호(B)는 만일 클럭 제한이 일어나지 않고 연속 하이 레벨 상태이면 마스터 클럭의 한주기 동안만 하이 레벨 상태를 유지한다. 그러나 프로그램 디코더(4)로부터 출력되는 리세트 신호(B)는 제3도 (b)에 도시한 바와 같이 프로그램 디코더(3)에 의해 카운터(2)에 클럭 제한이 일어나는 경우 클럭이 한주기 동안 제한되므로 두주기 동안 하이 레벨 상태를 유지한다.

여기서 클럭 발생부(5)가 원하는 클럭을 만드는 과정을 세부적으로 살펴보면 다음과 같다.

프로그램 디코더(4)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)는 오아 게이트(10)에 입력되면 논리합되어 앤드 게이트로 출력된다. 이 때 제 1 및 제 2 리세트 신호(B ,C)를 논리합하는 것은 원하는 클럭의 반주기만큼 카운팅하면 폴링 에지를 만들고 주기만큼 카운팅하면 라이징 에지를 만들어 주기 위한 것이다.

오아 게이트(10)로부터 출력되는 신호는 앤드 게이트(11)에서 프로그램 디코더(3)로부터 출력되는 신호(A)와 논리곱되어 제3도 (d)에 도시한 바와 같이 출력된다.

제3도 (d)와 같은 앤드 게이트(11)의 출력은 동기 리세트 플립플롭(12)의 인에이블 신호로 입력되고 프로그램 디코더(4)로부터 출력되는 제 2 리세트 신호(C)가 데이터 입력으로 입력되어 제3도 (e)에 도시한 바와 같이 점선에서 한주기가 지연된 곳에서 라이징 에지가 발생된다. 만약 클럭 제한이 일어나지 않으면 제3도 (c)와 (d)의 신호 파형도는 같게 되고 제3도 (e)의 신호 파형도에서 점선에서 라이징 에지가 일어나게 된다.

한편, 프로그램 디코더(4)에서 출력되는 제 1 리세트 신호(B)는 동기 리세트 플립플롭(12)의 리세트 단자로 입력되어 동기 리세트 플립플롭(12)을 리세트시키게 된다.

이와 같은 방법으로 원하는 3㎒의 클럭을 최소의 지터로 발생시킬 수 있게 된다.

한편, 프로그램 디코더(3, 4)는 외부 입력을 가지고 있으며, 이 입력을 통해 제 1 및 제 2리세트 신호(M ,N)의 값을 선택하게 된다. 이 때, 제 1 및 제 2프로그램 신호(M, N)의 값을 최대로 고정시켜 놓고 외부에서 선택할 수 있도록 하면 여러 가지 클럭을 간편한 동작으로 만들 수 있게 된다.

즉, 사용자가 여러 가지 클럭을 만들 경우 계산하여 나오는 제 1 및 제 2프로그램 신호(M, N)의 값 중 최대를 선택하면 그 이하의 값은 당연히 취할 수 있으므로 제 1 및 제 2 프로그램 신호(M, N)의 값 중 최대를 선택하여 카운터(1, 2)를 만들어야 한다.

또한, 제 1프로그램 신호(M)와 원하는 클럭의 주파수의 배수(L)가 '1'보다 큰 경우 프로그램 디코더(3)는 제 1프로그램 신호(M)와 제 1프로그램 신호(M)보다 작은 수들을 카운터(1)의 출력과 비교하여 동일한 경우 카운터(1)를 리세트시키고 카운터(2)를 디스에이블시켜 카운팅 클럭의 입력을 제한한다.

즉, 제 1프로그램 신호(M)로부터 원하는 클럭의 주파수 배수(L)의 차가 '2'인 경우(M - L = 2), 프로그램 디코더(3)에서 제 1프로그램 신호(M)와 제 1프로그램 신호(M)보다 작은 수를 하나 더 택하여 서로 논리합시켜 카운터(2)의 인에이블 신호로 출력하면 된다.

[효과]

이상에서 설명한 바와 같이 본 발명에 의한 클럭 발생기는 간단한 동작으로 마스터 클럭을 카운트하거나 분주해도 정확하게 원하는 클럭의 주파수로 떨어지지 않는 경우 주기적으로 카운터의 카운팅 동작 및 클럭 입력을 제한하여 원하는 여러 가지 클럭을 얻을 수 있도록 하고 지터를 최소화하는 효과가 있다.

Claims

마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하여 주기적으로 카운팅 클럭의 입력을 제한하는 클럭 제한부(6), 상기 클럭 제한부(6)의 카운팅 클럭 제한에 따라 상기 마스터 클럭의 폴링 에지(Falling Edge)에서 카운팅하여 원하는 클럭의 반주기와 한주기마다 제 1 및 제 2 리세트 신호(B, C)를 출력하는 리세트 신호 발생부(7), 및 상기 클럭 제한부(6)로부터 출력되는 신호(A)에 따라 인에이블되고 상기 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)에 따라 클럭을 발생하는 클럭 발생부(5)로 구성됨을 특징으로 하는 클럭 발생기.
제1항에 있어서, 상기 클럭 제한부(6)는 상기 마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하여 주기적으로 설정된 제 1프로그램 신호(M)가 될 때마다 상기 리세트 신호 발생부(7)로 디스에이블 신호(A)를 출력하는 제 1카운터(1)로 구성됨을 특징으로 하는 클럭 발생기.
제2항에 있어서, 상기 제 1카운터(1)는 상기 설정된 제 1프로그램 신호(M)에 해당하는 크기의 카운터로 이루어짐을 특징으로 하는 클럭 발생기.
제1항에 있어서, 상기 클럭 제한부(6)는 상기 마스터 클럭의 라이징 에지(Rising Edge)에서 카운트하는 제 1카운터(1), 및 상기 마스터 클럭의 주파수(X)와 상기 리세트 신호 발생부(7)에 의해 설정된 제 1프로그램 신호(M)와 상기 제 1카운터(1)의 출력이 동일한 경우 상기 제 1카운터(1)를 리세트시키고 상기 리세트 신호 발생부(7)를 디스에이블시켜 카운팅 클럭의 입력을 제한하는 제 1프로그램 디코더(3)로 구성됨을 특징으로 하는 클럭 발생기.
제2항 또는 제4항에 있어서, 상기 리세트 신호 발생부(7)는 상기 마스터 클럭의 폴링 에지(Falling Edge)에서 카운트하는 제 2카운터(2), 및 상기 마스터 클럭의 주파수(X)와 원하는 클럭의 주파수(Y)와 상기 제 1프로그램 신호(M)에 의해 설정되는 제 2프로그램 신호(N)와 상기 제 2카운터(2)의 출력이 동일한 경우 제 3 리세트 신호(C)를 상기 제 2카운터(2)와 클럭 발생부(5)로 출력하고 상기 제 2프로그램 신호(N)의 1/2에 해당하는 제 3프로그램 신호(N/2)와 상기 제 2카운터(2)의 출력이 동일한 경우 제 2 리세트 신호(B)를 상기 클럭 발생부(5)로 출력하는 제 2프로그램 디코더(3)로 구성됨을 특징으로 하는 클럭 발생부.
제5항에 있어서, 상기 제 1프로그램 신호(M)는 상기 마스터 클럭의 주파수의 약수로 상기 제 2카운터(2)의 카운트 크기의 의해 설정됨을 특징으로 하는 클럭 발생기.
제6항에 있어서, 상기 제 2프로그램 신호(N)는 상기 마스터 클럭의 주파수(X)에 상기 원하는 클럭의 주파수(Y)의 배수(L)와 제 1프로그램 신호(M)의 비를 곱해준 값을 상기 원하는 클럭의 주파수로 나누어 준 값으로 설정함을 특징으로 하는 클럭 발생기.
제7항에 있어서, 상기 제 1프로그램 신호(M)와 상기 원하는 클럭의 주파수의 배수(L)는 그 차가 최소가 되도록 설정함을 특징으로 하는 클럭 발생기.
제8항에 있어서, 상기 제 1프로그램 디코더(3)는 상기 제 1프로그램 신호(M)와 상기 원하는 클럭의 주파수의 배수(L)가 '1'보다 큰 경우 상기 제 1프로그램 신호(M)와 상기 제 1프로그램 신호(M) 보다 작은 수들을 상기 제 1카운터(1)의 출력과 비교하여 동일한 경우 상기 제 1카운터(1)를 리세트시키고 상기 제 2카운터(2)를 디스에이블시켜 카운팅 클럭의 입력을 제한함을 특징으로 하는 클럭 발생기.
제1항에 있어서, 상기 클럭 발생부(5)는 상기 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B ,C)를 입력으로 논리합하는 오아 게이트(10)의 출력과 상기 클럭 제한부(6)로부터 출력되는 신호(A)를 입력으로 논리곱하는 앤드 게이트(11), 및 앤드 게이트(11), 및 앤드 게이트(11)의 출력에 따라 인에이블되고 마스터 클럭(X)를 반전시켜 클럭 입력으로 하고 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)를 리세트 및 데이터 입력으로 하여 원하는 클럭(Y)을 출력하는 동기 리세트(Synchronous Reset) 플립플롭(12)으로 구성됨을 특징으로 하는 클럭 발생기.