JP2998650B2 - 分周器用dc選別回路 - Google Patents
分周器用dc選別回路Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
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Description
し、特に分周器のDC選別回路に関する。
に、発振器1の出力波形を、被試験分周器3と、被試験
分周器3と同一分周比を有する参照分周器11とにそれ
ぞれ入力し、被試験分周器3の出力波形と、参照分周器
11の出力波形を基にある一定時間のフレームを発生す
るフレーム発生回路4の出力とのNANDをNAND回
路5でとり、バイナリーカウンター6によってフレーム
時間内の被試験分周器3の出力波形の個数を計数し、比
較器7に入力する。また、比較器7の他方の入力には、
被試験分周器3が正常動作したときにバイナリーカウン
ター6から出力されると予想されるデータをスイッチ8
によって設定している。
動作した場合、バイナリーカウンター6の出力とスイッ
チ8の出力が等しくなり、L(またはH)を示す。被試
験分周器3が正常動作しない場合は、比較器7の出力は
H(またはL)を示す。したがって被試験分周器3の動
作判定は、比較器7の出力状態で行う。
示された従来の分周器選別回路は、第1の問題点とし
て、被試験分周器3の分周比が複数の場合、それぞれの
分周比を有する参照分周器11を用意しなければならな
いという問題があった。
被試験分周器と参照分周器を必要としているためであ
る。
振器1の動作不安定やヒゲによって誤動作するという問
題があった。
11のそれぞれの入力に直接発振器が接続されているた
めである。
の出力波形と被試験分周器3の出力波形の立上り(立下
り)時間に遅延が生じた場合、誤動作するという問題が
あった。
と、参照分周器11の出力を基に発生するフレームの波
形の立上り(立下り)が一致しないこと、NAND回路
5の出力波形が乱れ、バイナリーカウンター6による計
数が正常に行われないためである。
の出力と被試験分周器3の出力との位相差により、バイ
ナリーカウンター6による計数値に±1の誤差があると
いう問題があった。
の誤差を無視して判定するためである。
の立上り(立下り)時間の遅延など、素子バラツキに依
存せず、参照分周器を用いない簡易な回路で高信頼度の
DC選別を行う分周器用DC選別回路を提供することに
ある。
め、本発明に係る分周器用DC選別回路は、発振器の出
力からクロック波形を生成し、そのクロック波形を分周
器に供給するクロック発生回路と、 前記分周器の出力波
形から該分周器の出力波形の一周期に相当するフレーム
を生成するフレーム発生回路と、 前記フレームに含まれ
る前記クロック波形をサンプリングするゲート回路と、
前記ゲート回路でサンプリングした前記クロック波形の
数を計数するカウンターと、 前記カウンターによる計数
値と予め設定された参照値とを比較し、前記計数値と前
記参照値とが等しいか否かの判定結果をDC出力する比
較器とを有するものである。
発生回路,前記カウンター及び前記比較器をリセットす
るリセット回路を更に設けたものである。
の間に前記分周器の出力レベルをC−MOSレベルとす
るインターフェース回路を更に設けたものである。
するため、同一特性を有する参照分周器が必要ない。そ
のため、被試験分周器の分周比が変わっても、新たに参
照分周器を用意しなくてよく、また被試験分周器の出力
波形と参照分周器の出力波形の位相差による計数値の±
1の誤差を生じない。
が直列に接続されているため、被試験分周器の特性バラ
ツキによる出力波形の立上り(立下り)の遅延に依存せ
ず誤動作がない。
図面を参照して詳細に説明する。
を示す回路図である。図において、発振器1の出力は、
クロック発生回路2に入力され、クロック発生回路2の
出力の一方は、被試験分周器3,フレーム発生回路4を
通してNAND回路5に入力され、その出力の他方は、
直接NAND回路5に入力されている。また発振器1の
出力は、フレーム発生回路4及びバイナリーカウンター
6にそれぞれ入力される。また、リセットスイッチRの
出力は、クロック発生回路2,フレーム発生回路4及び
バイナリーカウンター6にそれぞれ入力される。
ンター6によって計数され、その計数値は比較器7の一
方の入力に入力される。比較器7の他方の入力には、予
めスイッチ8により設定された参照値が入力される。
等しければL(H)、等しくなければH(L)を出力す
る。比較器7のDC出力9は、DC選別用テスターに入
力する。被試験分周器の動作の良否は、DC出力9の出
力レベル(HまたはL)によって、判定,選別する。
図1及び図2を参照して詳細に説明する。
ップフロップ回路やインバータ回路を用いた遅延回路で
構成するクロック発生回路2に発振器1の出力を入力
し、電源投入時やリセット動作後の動作不安定状態やヒ
ゲ波形を除去した波形である。また、クロック発生回路
2によってクロック波形を整形している。
は、被試験分周器3に入力され、分周波形である図2の
(e)に示す分周器出力波形を出力する。図2の(e)
に示す分周器出力波形は、フレーム発生回路4に入力さ
れ、図2の(f)に示すフレーム出力波形を生成する。
回路などを用いて構成され、図2の(e)に示す分周器
出力波形の一周期に相当するフレームを生成する。図2
の(f)に示すフレーム出力波形は、NAND回路5の
一方の入力端子に入力される。NAND回路5の他方の
入力端子には、図2の(d)に示すクロック出力波形が
直接入力される。
(g)に示すバイナリーカウンター6の入力波形と同じ
であり、被試験分周器3の図2(e)に示す分周器出力
波形の一周期に含まれるクロック波形を出力している。
図2の(g)に示す波形は、バイナリーカウンター6に
よってクロック波形の数を計数し、バイナリーデータに
変換される。
力端子に入力される。比較器7の他方の入力端子には、
スイッチ8によって設定されたバイナリーの参照値が入
力されている。
と参照値を比較し、等しい場合は、図2の(h)に示す
比較器出力波形に示すように、Lレベル(比較器7によ
っては、Hレベル)を出力する。
きは、バイナリーカウンター6の出力値と参照値が異な
るため、比較器7の出力は、Hレベル(比較器7によっ
ては、Lレベル)を出力する。
3の動作状態をDCで出力するため、比較器7のDC出
力9をDCテスターに入力することによって、被試験分
周器3の良否を判定し、DC選別を行うことができる。
について図3を参照して詳細に説明する。図3は、本発
明の実施形態2を示す回路図である。
フレーム発生回路4の間にインターフェィス回路10を
設け、被試験分周器3が、ECLレベル,TTLレベ
ル,C−MOSレベルのどのレベル出力に対しても、動
作可能としたものである。
インバータに抵抗RとキャパシタCを付加して構成して
いる。インターフェィス回路10は、入力波形がECL
レベル,TTLレベル,C−MOSレベルのいずれのレ
ベルでも、C−MOSレベルを出力することができ、図
3に示す回路は、被試験分周器3の以外をC−MOS、
あるいはTTLロジック回路で構成した場合、被試験分
周器3の出力レベルに依存せず、動作することができ
る。これにより、様々な回路構成の分周器を選別するこ
とができる。
試験分周器の出力波形を基にフレームを発生するため、
参照値の設定をスイッチで行うだけで、様々な分周比を
有する分周器を選別できる。
セット動作時より、遅延時間を持たせてクロックを発生
させるクロック発生回路を付加することにより、電源投
入時、あるいはリセット動作時に発生する発振器出力の
ヒゲによる誤動作を阻止して高信頼に選別することがで
きる。
が被試験分周器の出力波形をクロック信号として常に立
上りエッジ(回路構成によっては立下りエッジ)によっ
てフレームを発生させるため、電源投入時、あるいはリ
セット動作時の被試験分周器の初期状態に依存せず、リ
セット機能を有さない分周器に対しても選別することが
できる。
トである。
Claims (3)
- 【請求項1】 発振器の出力からクロック波形を生成
し、そのクロック波形を分周器に供給するクロック発生
回路と、 前記分周器の出力波形から該分周器の出力波形の一周期
に相当するフレームを生成するフレーム発生回路と、 前記フレームに含まれる前記クロック波形をサンプリン
グするゲート回路と、 前記ゲート回路でサンプリングし
た前記クロック波形の数を計数するカウンターと、 前記カウンターによる計数値と予め設定された参照値と
を比較し、前記計数値と前記参照値とが等しいか否かの
判定結果をDC出力する比較器とを有する ことを特徴と
する分周器用DC選別回路。 - 【請求項2】 前記クロック発生回路,前記フレーム発
生回路,前記カウンター及び前記比較器をリセットする
リセット回路を更に設けたことを特徴とする請求項1に
記載の分周器用DC選別回路。 - 【請求項3】 前記分周器と前記フレーム発生回路との
間に前記分周器の出力レベルをC−MOSレベルとする
インターフェース回路を更に設けたことを特徴とする請
求項1に記載の分周器用DC選別回路。
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US3990007A (en) * | 1975-03-31 | 1976-11-02 | Gte Automatic Electric Laboratories Incorporated | Programmable frequency detector |
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