JPH07218603A - ビット誤り解析機能付きビット誤り測定器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、どのようなパターン条件のときに
誤り率の増減となるかの解析手段を設けて、容易に、誤
り率が発生原因となるパターン条件を分析・解析し特定
出来るようにすることを目的とする。 【構成】 入力シリアル・パターンのビットデータと、
基準パターン発生器６２の基準パターン信号の両ビット
データを受けて照合器６５で比較したビット誤り検出信
号６５ａをデコーダ１５に供給し、基準パターン信号６
２ａをＮビットパラレルに変換するパラレル変換器１６
を設け、ビット誤り検出信号６５ａと、パラレル変換器
１６のＮビットパラレル出力信号を受けてＭビットのカ
テゴリ別にデコードして分けるデコーダ１５を設け、デ
コーダ１５の各出力信号を各々対応する計数部２２ａ〜
２２ｎに与えて誤りの発生回数を計数する計数部２２ａ
〜２２ｎを設けて、各々のパターン・カテゴリ毎に誤り
率を測定する構成手段。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ビット誤り測定分野
において、試験パターンのどのような条件の時に、誤り
率発生が増減しているのか等、原因となる試験パターン
条件を分析・解析する回路に関する。

【０００２】

【従来の技術】図５は、ビット誤り測定器が使用される
試験形態の一例である。被試験器７４のビット誤り率を
測定する場合、パターン発生器７１から試験パターン７
２とクロック７３を被試験器７４に印加し、被試験器７
４からの出力である被測定信号６１とクロック６０を本
ビット誤り測定器７５に入力して測定する。この場合、
試験パターン７２とビット誤り測定器７５内の基準パタ
ーン発生器とは同一のパターンデータ内容にして測定す
る必要がある。そして、試験速度が超高速、例えば１０
ＧＨｚで行なわれる為、被試験器７４の動作不安定なタ
イミング条件時に正常でないシリアル・パターン信号が
出力される確率が多くなったりする変化がでてくる。こ
のビット誤り率の原因となったパターン条件を解析する
ものである。

【０００３】（シリアル処理時の説明）図６（ａ）に従
来のビット誤り測定器のブロック図を示して、エラー測
定の手順を説明する。ビット誤り測定器の構成は、基準
パターン発生器６２と、照合器６５と、エラーカウンタ
７０と、パターン同期部６６とで構成している。このパ
ターン同期部６６は、被測定信号６１と基準パターン発
生器６２とのパターンの同期をとる為に設けていて、同
期検出カウンタ６６ａと、しきい値レジスタ６６ｂと、
比較器６６ｃとで構成している。

【０００４】ここで言うパターンの同期とは、エラーの
ある未知の被測定信号６１にビット誤りがある程度存在
していても同期とみなす意味である。即ち、しきい値レ
ジスタ６６ｂを設けて、ある程度以下の誤り率になれば
同期とみなすものである。この同期検出カウンタ６６ａ
は、一定時間毎のビット誤りの個数をカウントするカウ
ンタである。そして一定時間終了時に、このカウンタ値
としきい値レジスタ６６ｂとを比較器６６ｃで比較し、
所定以下のビット誤り個数を検出したらクロック・マス
ク信号６７のパルス出力を止める。

【０００５】一方、基準パターン発生器６２は、このク
ロック・マスク信号６７のパルス信号を受けて、基準パ
ターン信号６２ａの出力位相を１ビット単位で遅らせて
次の位相のパターンを出力する。こうして、一致するま
で繰り返し続けられる。やがて、基準パターン信号６２
ａと一致すると、比較器６１ｃからのクロック・マスク
信号６７の発生が止まるので、以後のパターン出力は、
同期のかかった状態を維持して基準パターン信号６２ａ
が出力されることとなる。この結果、未知の被測定信号
６１と基準パターン発生器６２とのパターン同期が形成
される。

【０００６】次に、この同期状態で、本来の誤り率を測
定開始する。エラーカウンタ７０は、被測定信号６１を
１ビット毎に照合し、結果のビット誤りを検出し、不一
致時にエラーカウンタ７０がカウント・アップする。そ
して、このエラーカウント値は、誤り率計算をする為
に、ＣＰＵから一定の時間毎に読み出されて、このエラ
ー数と一定時間から誤り率を計算により求めて表示出力
等している。

【０００７】（パラレル処理時の説明）一方、図６
（ｂ）に従来のビット誤り測定器のパラレル処理時のブ
ロック図とする構成例もある。この場合は、超高速の被
測定信号６１を一度低速のパラレル信号にしてから測定
するもので、動作原理は上記と同様である。この場合の
構成は、ＤＥＭＵＸ６４（De-Multiplexer）と、基準パ
ターン発生器６２と、ＤＥＭＵＸ６３と、照合器６５
と、エラーカウンタ７０と、パターン同期部６６とで構
成している。このパターン同期部６６は、前記説明と同
様である。

【０００８】ＤＥＭＵＸ６３、６４は、超高速で動作し
ている入力シリアル信号を、ここの実施例では１６ビッ
ト・パラレルの低速のデータ信号６３ａ、６４ａに変換
するもので、以後の回路を中速のＥＣＬデバイスで回路
を実現処理できるようにする為である。次に、同期状態
にした後に、誤り率を測定開始する。エラーカウンタ７
０は、ここの例では１６ビット並列動作の為、エラービ
ット数も０〜１６個の発生条件がある。この複数のエラ
ービットの個数を２進数５ビットに変換した後、これを
エラーカウンタ７０の内容と加算した後、格納すること
でエラーのカウント機能を実現している。そして、前記
同様に、このエラー数と一定時間から誤り率を計算によ
り求めて表示出力等している。

【０００９】

【発明が解決しようとする課題】上記説明のように、エ
ラーカウンタ７０から得られる誤り率情報のみでは、被
測定信号のエラー発生原因を解析調査・特定することが
困難である。その為、従来では、試験パターンの内容、
即ちパターン発生器７１と基準パターン発生器６２の内
容をいろいろと変更して測定を実施し、これによって、
ビット誤り率の増減結果を求め、この結果から、ビット
誤り率の増減要因となるパターン条件、パターン・カテ
ゴリを分類していた。このように、このエラーカウンタ
７０のみでは、誤り率は求まるが、この誤り率が発生し
ている原因となるパターン条件を分析・解析し特定する
ことが容易に出来ない難点があり、実用上の不便であっ
た。

【００１０】そこで、本発明が解決しようとする課題
は、誤り率測定と同時に、どのようなパターン条件のと
きに誤り率が増加しているのか、発生し易いのか。逆
に、どのようなパターン条件のときに誤り率の発生が減
少するのか、等を解析できる手段を設けて、容易に、誤
り率が発生している原因となるパターン条件を分析・解
析し特定することが出来る判断情報を提供できるように
することを目的とする。

【００１１】

【課題を解決する為の手段】

（請求項１の解決手段）上記課題を解決するために、本
発明の構成では、入力被測定信号６１であるシリアル・
パターンのビットデータと、基準パターン発生器６２か
ら出力した基準パターン信号６２ａのビットデータの、
両出力信号を受けて照合器６５で比較して不一致を検出
し、照合器６５からのビット誤り検出信号６５ａをカテ
ゴリ・カウント部１０のデコーダ１５に供給し、基準パ
ターン発生器６２から出力した基準パターン信号６２ａ
をカテゴリ・カウント部１０に供給する。そして、この
基準パターン信号６２ａをＮビットパラレルに変換する
パラレル変換器１６を設け、ビット誤り検出信号６５ａ
と、パラレル変換器１６のＮビットパラレル出力信号を
受けてＭビットのカテゴリ別にデコードして分けた信号
を出力するデコーダ１５を設け、デコーダ１５のＭビッ
ト出力の各出力信号を各々対応する計数部２２ａ〜２２
ｎに与えて誤りの発生回数を計数する計数部２２ａ〜２
２ｎを設け、これによって、被測定信号６１をパターン
・カテゴリ毎に分けて各々のパターン・カテゴリ毎に誤
り率を測定する構成手段としている。ここで、カテゴリ
・カウント部１０は、少なくとも、パラレル変換器１６
と、デコーダ１５と、計数部２２ａ〜２２ｈとで構成し
ている。そして、必要により、正常時のカテゴリ毎の発
生率を測定する手段を設けたい場合は、カウント・モー
ド・レジスタ２８と、ＥＯＲゲート１７を追加した構成
としても良い。

【００１２】（請求項２の解決手段）上記課題を解決す
るために、本発明の構成では、入力被測定信号６１であ
るシリアル・パターンのビット列をＮビット長のパラレ
ル・データに変換したデータと、基準パターン発生器６
２から出力した基準パターン信号をＮビットのパラレル
・データに変換したデータの、両出力信号を受けて照合
器６５で比較して不一致を検出し、照合器６５からのパ
ラレルのビット誤り検出信号６５ａをカテゴリ・カウン
ト部４０に供給し、このパラレルのビット誤り検出信号
６５ａを受けて１ビットの誤り信号を選択出力するＭＵ
Ｘ１４を設け、基準パターン発生器６２から出力した基
準パターン信号をＮビットのパラレル・データに変換し
たＤＥＭＵＸ６３の出力データ信号６３ａをカテゴリ・
カウント部４０に供給する。このデータ信号６３ａをラ
ッチして出力するパラレル・レジスタ１１を設け、パラ
レル・レジスタ１１の出力信号を受けて、連続するＭビ
ット長の信号を選択出力するＭＵＸ１２を設け、ＭＵＸ
１２の出力信号と、ＭＵＸ１４の出力信号を受けてカテ
ゴリ別に分けた信号を出力するデコーダ１５を設け、デ
コーダ１５の各出力信号を計数部２２ａ〜２２ｎに与え
て誤りの発生回数を計数する計数部２２ａ〜２２ｎを設
け、ＭＵＸ１２及びＭＵＸ１４の入力信号を選択するビ
ット・セレクト・レジスタ１３を設け、これによって、
被測定信号６１をパターン・カテゴリ毎に分けて各々の
パターン・カテゴリ毎に誤り率を測定する構成手段とし
ている。ここで、カテゴリ・カウント部４０は、少なく
とも、パラレル・レジスタ１１と、ＭＵＸ１２と、ビッ
ト・セレクト・レジスタ１３と、ＭＵＸ１４と、デコー
ダ１５と、計数部２２ａ〜２２ｎで構成している。そし
て、必要により、正常時のカテゴリ毎の発生率を測定す
る手段を設けたい場合は、カウント・モード・レジスタ
２８と、ＥＯＲゲート２１ａ〜２１ｈとを追加した構成
としても良い。

【００１３】（請求項３の解決手段）上記課題を解決す
るために、本発明の構成では、入力被測定信号６１であ
るシリアル・パターンのビット列をＮビット長のパラレ
ル・データに変換したデータと、基準パターン発生器６
２から出力した基準パターン信号をＮビットのパラレル
・データに変換したデータの、両出力信号を受けて照合
器６５で比較して不一致を検出し、照合器６５からのパ
ラレルのビット誤り検出信号６５ａをカテゴリ・カウン
ト部４０に供給し、このパラレルのビット誤り検出信号
６５ａを受けて１ビットの誤り信号を選択出力するＭＵ
Ｘ１４を設け、基準パターン発生器６２から出力した基
準パターン信号をＮビットのパラレル・データに変換し
たＤＥＭＵＸ６３の出力データ信号６３ａをカテゴリ・
カウント部４０に供給する。このデータ信号６３ａをラ
ッチして出力するパラレル・レジスタ１１を設け、パラ
レル・レジスタ１１の出力信号を受けて、連続するＭビ
ット長の信号を選択出力するＭＵＸ１２を設け、ＭＵＸ
１２の出力信号と、ＭＵＸ１４の出力信号を受けてカテ
ゴリ別に分けた信号を出力するデコーダ１５を設け、デ
コーダ１５の各出力信号のうち、何れか１つの信号を選
択して出力するＭＵＸ３１を設け、ＭＵＸ３１の入力信
号を選択して出力するセレクト・レジスタ３２を設け、
ＭＵＸ３１の出力信号を計数部３３に与えて誤りの発生
回数を計数する計数部３３を設け、これによって、被測
定信号６１をパターン・カテゴリ毎に分けて各々のパタ
ーン・カテゴリ毎に誤り率を測定する構成手段としてい
る。

【００１４】（請求項４の解決手段）上記課題を解決す
るために、本発明の構成では、入力被測定信号６１であ
るシリアル・パターンのビットデータと、基準パターン
発生器６２から出力した基準パターン信号６２ａのビッ
トデータの、両出力信号を受けて照合器６５で比較して
不一致を検出し、当該照合器６５からのビット誤り検出
信号６５ａをカテゴリ・カウント部１０のＡＮＤゲート
２６に供給し、基準パターン発生器６２から出力した基
準パターン信号６２ａをカテゴリ・カウント部１０に供
給する。この基準パターン信号６２ａをＮビットパラレ
ルに変換するパラレル変換器２３を設け、比較器２５の
一方に比較用のＮビットデータを与える比較データ・レ
ジスタ２４を設け、当該パラレル変換器２３と、当該比
較データ・レジスタ２４のＮビットパラレル出力信号を
受けて比較して出力する比較器２５を設け、当該比較器
２５と、ビット誤り検出信号６５ａを受けて出力を制御
するＡＮＤゲート２６を設け、当該ＡＮＤゲート２６の
出力信号を受けて誤りの発生回数を計数する計数部２７
を設け、これによって、被測定信号６１をパターン・カ
テゴリ毎に分けて誤り率を測定する構成手段としてい
る。

【００１５】

【作用】ＭＵＸ１２により選択された３ビットをデコー
ダ１５のデコード入力に与え、照合器６５からこの３ビ
ットに関連した１ビットのエラー信号をデコーダ１５の
イネーブル入力に与えて８ビットのデコード信号を出力
することで、８種類のパターン・カテゴリに分割して計
数させる作用が得られる。一定時間区間、又は一定クロ
ック回数時間、又は基準パターン発生器６２をＮ巡回し
て測定動作させることにより、基準パターン信号６２ａ
の１６ビットのパラレルデータのうち、任意の連続した
３ビット単位で、８種類のパターン・カテゴリに分類し
てエラー数や正常時の回数カウントできる役割が得られ
る。また、この連続した３ビット単位を基準パターン信
号６２ａの１６ビットパラレルデータに対して同様に順
番に切り替えて全て測定実施し、これらの総計を加算す
れば、８種類の各パターン・カテゴリ毎に独立した誤り
率を測定できる機能をもつ。

【００１６】

【実施例】

（実施例１）本発明は、図１に示すように、誤り率の発
生の原因のうち、どの様な連続シリアルパターンで誤り
率の発生が増加したり、減少したり、変化したりするか
を解析するカテゴリ・カウント部１０を新たに追加した
ものである。この実施例では３ビットの連続する被測定
信号６１を８種類のパターン・カテゴリに分類する例で
ある。この８種類のパターン・カテゴリとは、被測定信
号６１の連続したシリアルパターンを、０００、００
１、０１０、０１１、１００、１０１、１１０、１１１
の何れかの８種類に分けることある。

【００１７】カテゴリ・カウント部１０の構成は、図２
（ａ）カテゴリ・カウント部１０で、カテゴリ別に計数
する場合の内部ブロック図に示すように、パラレル変換
器１６と、カウント・モード・レジスタ２８と、ＥＯＲ
ゲート１７と、デコーダ１５と、計数部２２ａ〜２２ｈ
とで構成している。

【００１８】動作を順次説明する。基準パターン発生器
６２の基準パターン信号６２ａのシリアルパターンデー
タを、パラレル変換器１６でクロック毎に３ビットの連
続したパラレルデータに変換してデコーダ１５に与え
る。また、照合器６５からのビット誤り検出信号６５ａ
は、ＥＯＲゲート１７の一方の入力に与える。このＥＯ
Ｒゲート１７の他方には、カウント・モード・レジスタ
２８の制御信号が接続されていて、ＣＰＵの測定モード
に応じてＥＯＲゲートの出力信号を反転できるようにし
ている。この目的は、計数部２２ａ〜２２ｈでエラー数
をカウントさせる測定モードの場合と、逆に、正常時の
回数をカウントさせる測定モードの場合の切り替えを行
わせる為である。この両モードでのカウント値を得るこ
とで各カテゴリ毎のパターン発生回数を得ることができ
るので、各カテゴリ毎のエラーの発生率を計算で求める
ことも可能になる。

【００１９】次に、上記で選択された３ビットに対し
て、８種類のパターン・カテゴリに分けて計数を実施す
る。この為に、選択された３ビットのデータ１６ａをデ
コーダ１５で、３ビット入力を８ビット信号にデコード
出力する。これにより８種類のパターン・カテゴリ信号
１５ａを形成出力する。次に、８種類の各パターン・カ
テゴリ信号１５ａは、対応する計数部２２ａ〜２２ｈの
カウント・イネーブル端子に入力することで、エラー数
をカウントするか、又は、正常時の回数をカウントす
る。ここで、エラー数のみのエラー個数をカウントすれ
ば誤り率測定は出来るので、必要により、ＥＯＲゲート
１７とカウント・モード・レジスタ２８は削除する構成
にしてもしなくても何れでも良い。

【００２０】上述のように構成して、一定時間区間、又
は一定クロック回数時間、又は基準パターン発生器６２
をＮ巡回して測定することにより、連続した３ビット単
位で、８種類のパターン・カテゴリに分類してエラー数
や正常時の回数カウントできることとなる。この値から
ＣＰＵが演算処理することでエラー発生率、即ち誤り率
を求めることができる。

【００２１】上記説明では、８種類のパターン・カテゴ
リに分類した場合のカテゴリ・カウント部を例にして説
明したが、他の連続したＮビット、例えば４ビット、５
ビット、６ビット等についても、上記説明と同様の手段
を設ければ各々のパターン・カテゴリに分類測定できる
ことは明らかである。

【００２２】（実施例２）本発明は、図１に示すビット
誤り測定器のブロック図例で、カテゴリ・カウント部１
０の内容構成として図２（ｂ）のカテゴリ・カウント部
１０で構成した場合の例である。本発明では、図２
（ｂ）のカテゴリ・カウント部１０のように、１個の比
較データを計数する場合の内部ブロック図であり、誤り
率の発生の原因のうち、特定したシリアル・パターン列
を計数するものである。このカテゴリ・カウント部の構
成は、図２（ｂ）に示すようにパラレル変換器２３と、
比較データ・レジスタ２４と、比較器２５と、ＡＮＤゲ
ート２６と、計数部２７とで構成している。

【００２３】パラレル変換器２３は、基準パターン発生
器６２の基準パターン信号６２ａのシリアルパターンデ
ータを、Ｎビットの連続したパラレルデータに変換し基
準パラレル信号２３ａを出力する。比較データ・レジス
タ２４は、ＣＰＵから任意の比較パターンデータ値を設
定制御できる。ここで、Ｎビットは、容易に長いビット
長とすることができるので、比較的長いパターンの誤り
率測定の場合に有効である。次に、この両比較データ信
号を比較器２５に与えて比較し、一致したときイネーブ
ル信号をＡＮＤゲート２６に出力する。一方、ビット誤
り検出信号６５ａがＡＮＤゲート２６の他方に入力され
ているので、このゲートの出力は、比較データ・レジス
タ２４の値と一致したシリアル・パターンでかつビット
誤りが検出された時に信号出力されて、計数部２７に与
えられる。計数部２７では、この信号の発生回数をカウ
ントする。そして、比較データ・レジスタ２４の内容
を、ＣＰＵから順次書き換えて同様に測定することで、
Ｎビット長の全カテゴリについての測定が実施できるこ
とになる。この結果、前記実施例１と同様にして、特定
のＮビット長のカテゴリ別の誤り率を求めることができ
ることになる。

【００２４】（実施例３）本発明は、図３に示すよう
に、図１に示す構成であるシリアル構成ブロック図をパ
ラレル処理構成ブロック図に変えた構成になっていて超
高速シリアル・データ入力の場合に適用できる。

【００２５】カテゴリ・カウント部４０の構成は、図４
（ａ）に示すように１８ビットのパラレル・レジスタ１
１と、ＭＵＸ１２と、ビット・セレクト・レジスタ１３
と、ＭＵＸ１４と、デコーダ１５と、ＥＯＲゲート２１
ａ〜２１ｈと、計数部２２ａ〜２２ｈと、カウント・モ
ード・レジスタ２８で構成している。

【００２６】動作は、基本的に前記説明と同じである。
以下に順次説明する。基準パターン発生器６２の基準パ
ターン信号６２ａのシリアルパターンデータを、ＤＥＭ
ＵＸ６３で１６ビットのパラレルデータに変換し、この
データをパラレル・レジスタ１１ａに格納する。パラレ
ル・レジスタ１１ａはＤＥＭＵＸ６３で１６ビットのパ
ラレルデータをラッチしたデータであり、パラレル・レ
ジスタ１１ｂはパラレル・レジスタ１１ａのうち２ビッ
トを次のラッチ・タイミングでラッチしたデータであ
り、この１８ビットで被測定信号６１の連続したシリア
ルパターンを１８ビットのパラレル信号を保持出力す
る。この１８ビットの内、ビット・セレクト・レジスタ
１３からの制御信号１３ｂをＭＵＸ１２の選択入力に与
えることで、任意の連続した３ビットのデータを選択し
てデコーダ１５に出力する。

【００２７】一方、照合器６５から出力する１６ビット
パラレルのビット誤り検出信号６５ａは、ＭＵＸ１４に
入力し、ビット・セレクト・レジスタ１３からの制御信
号１３ａをＭＵＸ１４の選択入力に与えることで、上記
３ビットのデータに関連した１ビットのエラー信号を選
択出力し、これをデコーダ１５のイネーブル入力に与え
る。これにより、関連したビット誤り検出、即ちエラー
の発生時のみデコーダ１５からエラー信号を出力する制
御している。このビット・セレクト・レジスタ１３は、
ＣＰＵから任意に設定制御できる。

【００２８】一方、上記で選択された３ビットに対し
て、８種類のパターン・カテゴリに分けて計数を実施す
る。この為に、選択された３ビットのデータ１２ａをデ
コーダ１５の入力に与える。このデコーダ１５では、３
ビット入力を８ビット信号にデコード出力する。これに
より８種類のパターン・カテゴリ信号１５ａを形成出力
する。次に、この出力信号にそれぞれＥＯＲゲート２１
ａ〜２１ｈに入力する。これらＥＯＲゲートの他方に
は、カウント・モード・レジスタ２８の制御信号がそれ
ぞれ接続されていて、ＣＰＵの測定モードに応じて全Ｅ
ＯＲゲートの出力信号を反転できるようにしている。こ
の目的は、計数部２２ａ〜２２ｈでエラー数をカウント
させる測定モードの場合と、逆に、正常時の回数をカウ
ントさせる測定モードの場合の切り替えを行わせる為で
ある。この両モードでのカウント値を得ることで各カテ
ゴリ毎のパターン発生回数を得ることができるので、各
カテゴリ毎のエラーの発生率を計算して求めることがで
きる。

【００２９】次に、各ＥＯＲゲート２１ａ〜２１ｈの出
力は、対応する計数部２２ａ〜２２ｈのカウント・イネ
ーブル端子に入力する。各計数部２２ａ〜２２ｈは、前
述のカウント・モード・レジスタ２８のモードに応じ
て、エラー数をカウントするか、又は、正常時の回数を
カウントする。ところで、ビット・セレクト・レジスタ
１３により１８ビットのパラレル・レジスタ１１の入力
信号を切り替えて１６回測定実施すれば全ての誤り率を
測定できるので、この場合は、正常時の回数をカウント
する必要がなくなるので、このＥＯＲ回路とカウント・
モード・レジスタ２８は設ける必要が無く、削除しても
良い。

【００３０】上述のように構成して、一定時間区間、又
は一定クロック回数時間、又は基準パターン発生器６２
をＮ巡回して測定することにより、１８ビットのパラレ
ルデータのうち、任意の連続した３ビット単位で、８種
類のパターン・カテゴリに分類してエラー数や正常時の
回数カウントできることとなる。この値からＣＰＵが演
算処理することでエラー発生率、即ち誤り率を求めるこ
とができる。そしてＭＵＸ１２を切り替えて全ての条件
で測定し、これらを総計を加算すれば、８種類の各パタ
ーン・カテゴリ毎に独立した全エラー発生率、即ち誤り
率を測定できることとなる。

【００３１】上記説明では、８種類のパターン・カテゴ
リに分類した場合のカテゴリ・カウント部を例にして説
明したが、他の連続したＮ種類、例えば２種類、４種
類、５種類等についても、上記説明と同様の手段を設け
れば各々のパターン・カテゴリに分類測定できることは
明らかである。

【００３２】（実施例４）また、上記説明では、カテゴ
リ・カウント部４０の内容で、各カテゴリ毎に各々計数
部２２ａ〜２２ｈを設けた構成手段を例にして説明した
が、図４（ｂ）に示すように、カテゴリ・カウント部４
９の構成内容に示すように、複数の計数部２２ａ〜２２
ｈを設ける代わりに、計数部３３を１個のみ設け、新た
にＭＵＸ３１と、セレクト・レジスタ３２を設ける構成
手段がある。この場合は、セレクト・レジスタ３２から
の選択信号をＭＵＸ３１に与えて１つの選択信号を出力
して計数部３３に与えてカウントする。そして、測定
は、セレクト・レジスタ３２により順番に切り替えて８
回測定実施する。このように構成しても、測定時間が８
倍かかるが、実施例３の場合と同様の測定結果が得られ
る。

【００３３】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。上
述のように、一定時間区間、又は一定クロック回数時
間、又は基準パターン発生器６２をＮ巡回して測定動作
させることにより、連続した３ビット単位で、８種類の
パターン・カテゴリに分類してエラー数や正常時の回数
カウントできる効果が得られる。この結果、各カテゴリ
別の誤り率が測定できる効果が得られる。このことは、
どのようなパターン条件のときに誤り率が増加している
のか、発生し易いのか、逆に、どのようなパターン条件
のときに誤り率の発生が減少するのかが、容易に明確、
かつ確実に解析し特定することが出来る判断情報を利用
者に提供できる効果が得られる。

【００３４】

【図面の簡単な説明】

【図１】本発明のビット誤り測定器のブロック図例であ
る。

【図２】（ａ）本発明のカテゴリ・カウント部１０で、
カテゴリ別に計数する場合の内部ブロック図である。
（ｂ）本発明のカテゴリ・カウント部１０で、１個の比
較データを計数する場合の内部ブロック図である。

【図３】本発明のビット誤り測定器のパラレル処理時の
ブロック図例である。

【図４】（ａ）本発明のカテゴリ・カウント部４０で、
パラレル処理時の内部ブロック図である。（ｂ）本発明
のカテゴリ・カウント部４９で、パラレル処理時で計数
部を１個で構成手段とした場合の内部ブロック図であ
る。

【図５】ビット誤り測定器が使用される試験形態の一例
である。

【図６】（ａ）従来のビット誤り測定器のブロック図例
である。（ｂ）従来のビット誤り測定器のパラレル処理
時のブロック図例である。

【符号の説明】

１０、４０、４９ カテゴリ・カウント部 １１、１１ａ、１１ｂ パラレル・レジスタ １２、１４、３１ ＭＵＸ １２ａ、１６ａ 選択された３ビットのデータ １３ ビット・セレクト・レジスタ １３ａ、１３ｂ 制御信号 １６、２３ パラレル変換器 １５ デコーダ １５ａ ８種類のパターン・カテゴリ信号 １７、２１ａ〜２１ｈ ＥＯＲゲート ２２ａ〜２２ｈ、２２ｎ、２７、３３ 計数部 ２３ａ 基準パラレル信号 ２４ 比較データ・レジスタ ２５、６６ｃ 比較器 ２６ ＡＮＤゲート ２８ カウント・モード・レジスタ ３２ セレクト・レジスタ ６０、７３ クロック ６１ 被測定信号 ６１ｃ 比較器 ６２ 基準パターン発生器 ６２ａ 基準パターン信号 ６３、６４ ＤＥＭＵＸ（De-Multiplexer） ６３ａ、６４ａ データ信号 ６５ 照合器 ６５ａ ビット誤り検出信号 ６６ パターン同期部 ６６ａ 同期検出カウンタ ６６ｂ しきい値レジスタ ６６ｂ しきい値レジスタ ６７ クロック・マスク信号 ７０ エラーカウンタ ７１ パターン発生器 ７２ 試験パターン ７４ 被試験器 ７５ ビット誤り測定器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 被測定信号（６１）のパターンのカテゴ
   リ毎にビット誤りを測定する場合において、 入力被測定信号（６１）であるシリアル・パターンのビ
   ットデータと、基準パターン発生器（６２）から出力し
   た基準パターン信号（６２ａ）のビットデータの、両出
   力信号を受けて照合器（６５）で比較して不一致を検出
   し、当該照合器（６５）からのビット誤り検出信号（６
   ５ａ）をカテゴリ・カウント部（１０）のデコーダ（１
   ５）に供給し、 基準パターン発生器（６２）から出力した基準パターン
   信号（６２ａ）をカテゴリ・カウント部（１０）に供給
   し、 この基準パターン信号（６２ａ）をＮビットパラレルに
   変換するパラレル変換器（１６）を設け、 当該ビット誤り検出信号（６５ａ）と、当該パラレル変
   換器（１６）のＮビットパラレル出力信号を受けてＭビ
   ットのカテゴリ別にデコードして分けた信号を出力する
   デコーダ（１５）を設け、 当該デコーダ（１５）のＭビット出力の各出力信号を各
   々対応する計数部（２２ａ〜２２ｎ）に与えて誤りの発
   生回数を計数する計数部（２２ａ〜２２ｎ）を設け、 これによって、被測定信号（６１）をＭ種類のパターン
   ・カテゴリ毎に分けて各々のパターン・カテゴリ毎に誤
   り率を測定する手段とし、 以上を具備していることを特徴としたビット誤り解析機
   能付きビット誤り測定器。
2. 【請求項２】 被測定信号（６１）のパターンのカテゴ
   リ毎にビット誤りを測定する場合において、 入力被測定信号（６１）であるシリアル・パターンのビ
   ット列をＮビット長のパラレル・データに変換したデー
   タと、基準パターン発生器（６２）から出力した基準パ
   ターン信号をＮビットのパラレル・データに変換したデ
   ータの、両出力信号を受けて照合器（６５）で比較して
   不一致を検出し、当該照合器（６５）からのパラレルの
   ビット誤り検出信号（６５ａ）をカテゴリ・カウント部
   （４０）に供給し、 このパラレルのビット誤り検出信号（６５ａ）を受けて
   １ビットの誤り信号を選択出力するＭＵＸ（１４）を設
   け、 基準パターン発生器（６２）から出力した基準パターン
   信号をＮビットのパラレル・データに変換したＤＥＭＵ
   Ｘ（６３）の出力データ信号（６３ａ）をカテゴリ・カ
   ウント部（４０）に供給し、 このデータ信号（６３ａ）をラッチして出力するパラレ
   ル・レジスタ（１１）を設け、 当該パラレル・レジスタ（１１）の出力信号を受けて、
   連続するＭビット長の信号を選択出力するＭＵＸ（１
   ２）を設け、 当該ＭＵＸ（１２）の出力信号と、当該ＭＵＸ（１４）
   の出力信号を受けてＭビットのカテゴリ別にデコードし
   て分けた信号を出力するデコーダ（１５）を設け、 当該デコーダ（１５）のＭビットの各出力信号を計数部
   （２２ａ〜２２ｎ）に与えて誤りの発生回数を計数する
   計数部（２２ａ〜２２ｎ）を設け、 当該ＭＵＸ（１２）及び当該ＭＵＸ（１４）の入力信号
   を選択するビット・セレクト・レジスタ（１３）を設
   け、 これによって、被測定信号（６１）をパターン・カテゴ
   リ毎に分けて各々のパターン・カテゴリ毎に誤り率を測
   定する手段とし、 以上を具備していることを特徴としたビット誤り解析機
   能付きビット誤り測定器。
3. 【請求項３】 被測定信号（６１）のパターンのカテゴ
   リ毎にビット誤りを測定する場合において、 入力被測定信号（６１）であるシリアル・パターンのビ
   ット列をＮビット長のパラレル・データに変換したデー
   タと、基準パターン発生器（６２）から出力した基準パ
   ターン信号をＮビットのパラレル・データに変換したデ
   ータの、両出力信号を受けて照合器（６５）で比較して
   不一致を検出し、当該照合器（６５）からのパラレルの
   ビット誤り検出信号（６５ａ）をカテゴリ・カウント部
   （４０）に供給し、 このパラレルのビット誤り検出信号（６５ａ）を受けて
   １ビットの誤り信号を選択出力するＭＵＸ（１４）を設
   け、 基準パターン発生器（６２）から出力した基準パターン
   信号をＮビットのパラレル・データに変換したＤＥＭＵ
   Ｘ（６３）の出力データ信号（６３ａ）をカテゴリ・カ
   ウント部（４０）に供給し、 このデータ信号（６３ａ）をラッチして出力するパラレ
   ル・レジスタ（１１）を設け、 当該パラレル・レジスタ（１１）の出力信号を受けて、
   連続するＭビット長の信号を選択出力するＭＵＸ（１
   ２）を設け、 当該ＭＵＸ（１２）の出力信号と、当該ＭＵＸ（１４）
   の出力信号を受けてＭビットのカテゴリ別にデコードし
   て分けた信号を出力するデコーダ（１５）を設け、 当該デコーダ（１５）のＭビットの各出力信号のうち、
   何れか１つの信号を選択して出力するＭＵＸ（３１）を
   設け、 当該ＭＵＸ（３１）の入力信号を選択して出力するセレ
   クト・レジスタ（３２）を設け、 当該ＭＵＸ（３１）の出力信号を計数部（３３）に与え
   て誤りの発生回数を計数する計数部（３３）を設け、 これによって、被測定信号（６１）をパターン・カテゴ
   リ毎に分けて各々のパターン・カテゴリ毎に誤り率を測
   定する手段とし、 以上を具備していることを特徴としたビット誤り解析機
   能付きビット誤り測定器。
4. 【請求項４】 被測定信号（６１）のパターンのカテゴ
   リ毎にビット誤りを測定する場合において、 入力被測定信号（６１）であるシリアル・パターンのビ
   ットデータと、基準パターン発生器（６２）から出力し
   た基準パターン信号（６２ａ）のビットデータの、両出
   力信号を受けて照合器（６５）で比較して不一致を検出
   し、当該照合器（６５）からのビット誤り検出信号（６
   ５ａ）をカテゴリ・カウント部（１０）のＡＮＤゲート
   （２６）に供給し、 基準パターン発生器（６２）から出力した基準パターン
   信号（６２ａ）をカテゴリ・カウント部（１０）に供給
   し、 この基準パターン信号（６２ａ）をＮビットパラレルに
   変換するパラレル変換器（２３）を設け、 比較器（２５）の一方に比較用のＮビットデータを与え
   る比較データ・レジスタ（２４）を設け、 当該パラレル変換器（２３）と、当該比較データ・レジ
   スタ（２４）のＮビットパラレル出力信号を受けて比較
   して出力する比較器（２５）を設け、 当該比較器（２５）と、ビット誤り検出信号（６５ａ）
   を受けて出力を制御するＡＮＤゲート（２６）を設け、 当該ＡＮＤゲート（２６）の出力信号を受けて誤りの発
   生回数を計数する計数部（２７）を設け、 これによって、被測定信号（６１）をパターン・カテゴ
   リ毎に分けて誤り率を測定する手段とし、 以上を具備していることを特徴としたビット誤り解析機
   能付きビット誤り測定器。