JP3388347B2 - ワードパターン検出装置 - Google Patents
ワードパターン検出装置Info
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- JP3388347B2 JP3388347B2 JP2000132216A JP2000132216A JP3388347B2 JP 3388347 B2 JP3388347 B2 JP 3388347B2 JP 2000132216 A JP2000132216 A JP 2000132216A JP 2000132216 A JP2000132216 A JP 2000132216A JP 3388347 B2 JP3388347 B2 JP 3388347B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力データ中の所
望のワードパターンの有無をリアルタイムに検出する技
術に関する。 【０００２】 【従来の技術】例えば、通信網におけるデータの伝搬遅
延時間を測定する場合、擬似ランダム信号に所定のワー
ドパターンを挿入して測定対象の通信網の一つの回線か
ら他の回線当てに出力し、この他の回線側で擬似ランダ
ム信号を受信して、前記所定のワードパターンが受信さ
れたタイミングを検出し、ワードパターンの挿入タイミ
ングから受信タイミングまでの時間差を通信網のデータ
の伝搬遅延時間として求めている。 【０００３】このように擬似ランダム信号に所定のワー
ドパターンを挿入して通信網のデータ伝搬特性を測定す
る場合、所定のワードパターンを擬似ランダム信号と区
別できるように、同一ワードパターンを複数ワード連続
して挿入している。 【０００４】したがって、受信側では入力データ中に所
定のワードパターンが繰り返されたデータ列を検出する
必要がある。 【０００５】図４は、このような目的で使用されている
従来のワードパターン検出装置１０の構成を示してい
る。 【０００６】このワードパターン検出装置１０は、シリ
アル入力されるデータＤをシリアルパラレル変換器１１
によって、検出対象のワードパターンのビット長Ｍ（例
えば１６ビット）の整数倍のＮビット（例えば１２８ビ
ット）並列のデータＤ′に変換してデータ比較器１２に
入力する。 【０００７】データ比較器１２は、シフトレジスタ１３
に記憶されているＮビットの参照データＲとシリアルパ
ラレル変換器１１から出力されるＮビットのデータＤ′
とを比較する。 【０００８】このシフトレジスタ１３は、パラレル入
力、パラレル出力が可能なＮビット型のもので、コント
ローラ１５からのロード信号Ｌを受けると、ワードパタ
ーン設定手段１４から設定されているＭビット（例えば
１６ビット）の所定のワードパターンＷがＮ／Ｍ組連続
したＮビットのデータを参照データＲの初期値として記
憶し、コントローラ１５からのシフト信号Ｓを受ける
と、１ビット目からＮ−１ビット目までの各データをそ
れぞれ１ビット分上位側にシフトするとともに、Ｎビッ
ト目のデータを１ビット目に移して参照データを循環的
に１ビット分シフトする。 【０００９】なお、このように参照データＲをシフトさ
せるのは、シリアルパラレル変換器１１のデータ変換タ
イミングと、このシリアルパラレル変換器１１に入力さ
れるデータ列内のワードパターンのビット位置との間に
相関がなく、シリアルパラレル変換装置１１から出力さ
れるＮビットのデータの先頭ビット位置にＭビットのワ
ードパターンのどのビット位置がくるかが不定であるこ
とによる。 【００１０】コントローラ１５は、例えばシリアルパラ
レル変換器１１からＮビットのデータが出力されるタイ
ミングに合わせてロード信号Ｌを出力してシフトレジス
タ１３の参照データＲを初期設定してからデータ比較器
１２の出力を調べ、データ比較器１２から不一致信号が
出力されたときには、シリアルパラレル変換器１１から
次のＮビットのデータが出力されるタイミングに合わせ
てシフト信号Ｓを出力して参照データＲを１ビットシフ
トしてからデータ比較器１２の出力を調べるという動作
を、データ比較器１２から一致信号が出力されるまで繰
り返して、入力されるデータ中のワードパターンの有無
を検出できるようにしている。 【００１１】 【発明が解決しようとする課題】しかしながら、前記し
た従来のワードパターン検出装置１０のように、データ
が入力される毎に参照データを１ビットずつシフトして
データの比較を行う方法では、ワードパターンが含まれ
ている多くのデータ列を見過ごす恐れがあり、ワードパ
ターンをリアルタイムに検出することができず、ワード
パターンの繰り返し数が少ない場合にはワードパターン
が入力されたことさえも判らなくなってしまう。 【００１２】これを解決するために、例えば、Ｎビット
のデータが１回入力される毎に、参照データをＭ−１回
シフトすることも考えられるが、これではデータの入力
レートに対して、そのデータの比較処理のためにＭ倍の
高速動作が必要となり、データの入力レートが高くなる
と、データ比較処理が追いつかなくなってしまう。 【００１３】本発明はこの問題を解決し、高速に入力さ
れるデータ列からワードパターンをリアルタイムに検出
できるワードパターン検出装置を提供することを目的と
している。 【００１４】 【課題を解決するための手段】前記目的を達成するため
に、本発明のワードパターン検出装置は、所定のワード
パターンのビット長Ｍの整数倍のＮビットで並列に入力
されるデータを、それぞれの先頭データがＭビットずれ
たＭビット長のＮ／Ｍ組のデータに分け、該Ｎ／Ｍ組の
データの全てが一致するか否かを判定する第１の一致判
定手段（２２）と、前記第１の一致判定手段に入力され
るＮビットの入力データのうちの連続する２Ｍ−１ビッ
ト長のデータを、それぞれの先頭データが１ビットずつ
シフトしたＭビット長のＭ組のデータに分け、該Ｍ組の
データのいずれかが前記所定のワードパターンに一致す
るか否かを判定する第２の一致判定手段（２５）と、同
一の入力データに対して前記第１の一致判定手段および
第２の一致判定手段が一致判定したとき、該入力データ
に前記所定のワードパターンが繰り返し挿入されている
ことを示す信号を出力する検出信号出力手段（２９）と
を備えている。 【００１５】 【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。図１は、本発明の実施形態のワー
ドパターン検出装置２０の構成を示しているる。 【００１６】このワードパターン検出装置２０は、シリ
アル入力されるデータＤをシリアルパラレル変換器２１
によって検出対象のワードパターンのビット長Ｍ（例え
ば１６ビット）の整数倍のＮビット（例えば１２８ビッ
ト）の並列データＤ′に変換して、第１の一致判定手段
２２および第２の一致判定手段２５に出力する。 【００１７】なお、ここでＮビットの並列データＤ′の
各ビットデータを上位側からｄ（１）、ｄ（２）、…、
ｄ（Ｎ−１）、ｄ（Ｎ）とする。 【００１８】第１の一致判定手段２２は、入力されるＮ
ビットのデータＤ′を、それぞれの先頭データがＭビッ
トずつずれたＭビット長のＮ／Ｍ（＝Ｐ）組のデータＥ
（１）〜Ｅ（Ｐ）に分割し、これらＰ組のデータＥ
（１）〜Ｅ（Ｐ）の全てが一致するか否かを判定する。 【００１９】即ち、入力されるＮビットのデータＤ′
を、 Ｅ（１）＝｛ｄ（１）、ｄ（２）、…、ｄ（Ｍ）｝ Ｅ（２）＝｛ｄ（Ｍ＋１）、ｄ（Ｍ＋２）、…、ｄ（２Ｍ）｝ Ｅ（３）＝｛ｄ（２Ｍ＋１）、ｄ（２Ｍ＋２）、…、ｄ（３Ｍ）｝ ……… Ｅ（Ｐ）＝｛ｄ［（Ｐ−１）Ｍ＋１］、ｄ［（Ｐ−１）Ｍ＋２］、…、ｄ（Ｎ ）｝ に分割して、各データＥ（１）〜Ｅ（Ｐ）を比較し、全
てのデータＥ（１）〜Ｅ（Ｐ）が一致したときには、入
力されたＮビットのデータＤ′に、Ｍビットの同一パタ
ーンのデータがＰ回繰り返されて挿入されていることを
示す例えばＨ（ハイ）レベルの一致信号Ｋａを出力し、
一致しないときにはＬ（ロー）レベルの不一致信号を出
力する。 【００２０】この第１の一致判定手段２２は、例えば図
２に示すように、各データＥ（１）〜Ｅ（Ｐ）の同一ビ
ット位置のデータ同士を比較するＭ組のビット比較器２
３（１）〜２３（Ｍ）と、これらビット比較器２３
（１）〜２３（Ｍ）から出力されるハイレベルの一致信
号の論理積をとるアンド回路２４とによって構成され、
全てのデータＥ（１）〜Ｅ（Ｐ）が一致したときにハイ
レベルの一致信号Ｋａを出力する。 【００２１】また、第２の一致判定手段２５は、第１の
一致判定手段２２に入力されるＮビットのデータＤ′の
うち連続する（２Ｍ−１）ビット長のデータを、先頭デ
ータがそれぞれ１ビットずつシフトしたＭビット長のＭ
組のデータＦ（１）〜Ｆ（Ｍ）に分けて、それらＭ組の
データＦ（１）〜Ｆ（Ｍ）のいずれかが、予めワードパ
ターン設定手段２８から設定されているＭビット長の所
定のワードパターンＷに一致するか否かを判定する。 【００２２】このＭ組のデータＦ（１）〜Ｆ（Ｍ）の基
になる連続する（２Ｍ−１）ビット長のデータは、入力
されるＮビットのデータＤ′の上位側、下位側あるいは
その間のいずれでもよいが、上位側（２Ｍ−１）ビット
の場合には、 Ｆ（１）＝ｄ（１）、ｄ（２）、…、ｄ（Ｍ） Ｆ（２）＝ｄ（２）、ｄ（３）、…、ｄ（Ｍ＋１） Ｆ（３）＝ｄ（３）、ｄ（４）、…、ｄ（Ｍ＋２） ………… Ｆ（Ｍ）＝ｄ（Ｍ）、ｄ（Ｍ＋１）、…、ｄ（２Ｍ−１） の各データのパターンを、予め設定されたＭビットのワ
ードパターンＷと比較し、データＦ（１）〜Ｆ（Ｍ）の
いずれかがワードパターンＷと一致したときに例えばＨ
（ハイ）レベルの一致信号Ｋｂを出力し、いずれも一致
しないときにはＬ（ロー）レベルの不一致信号を出力す
る。 【００２３】この第２の一致判定手段２５は、例えば図
３に示すように、各データＦ（１）〜Ｆ（Ｍ）とワード
パターンＷとの一致判定をそれぞれ行うＭ組のデータ比
較器２６（１）〜２６（Ｍ）と、データ比較器（１）〜
２６（Ｍ）から出力されるＨレベルの一致信号の論理和
をとるオア回路２７によって構成され、データＦ（１）
〜Ｆ（Ｍ）のいずれかがワードパターンＷと一致したと
きにＨレベルの一致信号Ｋｂを出力する。なお、図示し
ないが、各データ比較器（１）〜２６（Ｍ）は、前記第
１の一致判定手段２２と同様に、データＦ（ｍ）とワー
ドパターンＷとのビット単位の比較をＭ個のビット比較
器で行い、そのＭ個のビット比較器の一致出力の論理積
をアンド回路でとるように構成されている。 【００２４】第１の一致判定手段２２および第２の一致
判定手段２５の判定結果は、検出タイミング信号出力手
段２９に入力される。 【００２５】検出信号出力手段２９は、例えばアンド回
路によって構成され、同一の入力データに対して第１の
一致判定手段２２および第２の一致判定手段２５からと
もにＨレベルの一致信号Ｋａ、Ｋｂが出力されたとき、
その入力データ列に所定のワードパターンが繰り返し挿
入されていることを示すＨレベルの検出信号Ｑを出力す
る。 【００２６】このように、実施形態のワードパターン検
出装置２０では、入力データに、検出対象のワードパタ
ーンと同一ビット長Ｍのデータが繰り返し挿入されてい
るかを第１の一致判定手段２２によって判定する動作
と、その繰り返し挿入されているＭビットのデータが所
定のワードパターンであるか否かを第２の一致判定手段
２５によって判定する動作とを、同一入力データに対し
て並行して行い、両判定手段で一致判定がなされたとき
に検出信号を出力するようにしている。 【００２７】このため、入力データに挿入されているワ
ードパターンの繰り返し数が、少なくとも２Ｎ／Ｍ（＝
２Ｐ）以上であれば、速やかに且つ確実にワードパター
ンを検出することができ、ほぼリアルタイムな検出が可
能となる。 【００２８】また、データの入力レートと同一速度でデ
ータの比較を行えばよいので、高速な入力データにも対
応することができる。 【００２９】なお、前記説明では、入力するシリアルデ
ータをパラレルデータに変換するシリアルパラレル変換
器２１を含んでいたが、入力されるデータが並列データ
の場合には、シリアルパラレル変換器２１を省略するこ
とができる。 【００３０】 【発明の効果】以上説明したように、本発明のワードパ
ターン検出装置は、所定のワードパターンのビット長Ｍ
の整数倍のＮビットで並列に入力されるデータを、それ
ぞれの先頭データがＭビットずれたＭビット長のＮ／Ｍ
組のデータに分け、該Ｎ／Ｍ組のデータの全てが一致す
るか否かを判定する第１の一致判定手段（２２）と、前
記第１の一致判定手段に入力されるＮビットの入力デー
タのうちの連続する２Ｍ−１ビット長のデータを、それ
ぞれの先頭データが１ビットずつシフトしたＭビット長
のＭ組のデータに分け、該Ｍ組のデータのいずれかが前
記所定のワードパターンに一致するか否かを判定する第
２の一致判定手段（２５）と、同一の入力データに対し
て前記第１の一致判定手段および第２の一致判定手段が
一致判定したとき、該入力データに前記所定のワードパ
ターンが繰り返し挿入されていることを示す信号を出力
する検出信号出力手段（２９）とを備えている。 【００３１】このため、入力データに挿入されているワ
ードパターンの繰り返し数が少なても、速やかに且つ確
実にワードパターンを検出することができ、ほぼリアル
タイムな検出が可能となる。 【００３２】また、データの入力レートと同一速度でデ
ータの比較を行えばよいので、高速な入力データにも対
応することができる。
望のワードパターンの有無をリアルタイムに検出する技
術に関する。 【０００２】 【従来の技術】例えば、通信網におけるデータの伝搬遅
延時間を測定する場合、擬似ランダム信号に所定のワー
ドパターンを挿入して測定対象の通信網の一つの回線か
ら他の回線当てに出力し、この他の回線側で擬似ランダ
ム信号を受信して、前記所定のワードパターンが受信さ
れたタイミングを検出し、ワードパターンの挿入タイミ
ングから受信タイミングまでの時間差を通信網のデータ
の伝搬遅延時間として求めている。 【０００３】このように擬似ランダム信号に所定のワー
ドパターンを挿入して通信網のデータ伝搬特性を測定す
る場合、所定のワードパターンを擬似ランダム信号と区
別できるように、同一ワードパターンを複数ワード連続
して挿入している。 【０００４】したがって、受信側では入力データ中に所
定のワードパターンが繰り返されたデータ列を検出する
必要がある。 【０００５】図４は、このような目的で使用されている
従来のワードパターン検出装置１０の構成を示してい
る。 【０００６】このワードパターン検出装置１０は、シリ
アル入力されるデータＤをシリアルパラレル変換器１１
によって、検出対象のワードパターンのビット長Ｍ（例
えば１６ビット）の整数倍のＮビット（例えば１２８ビ
ット）並列のデータＤ′に変換してデータ比較器１２に
入力する。 【０００７】データ比較器１２は、シフトレジスタ１３
に記憶されているＮビットの参照データＲとシリアルパ
ラレル変換器１１から出力されるＮビットのデータＤ′
とを比較する。 【０００８】このシフトレジスタ１３は、パラレル入
力、パラレル出力が可能なＮビット型のもので、コント
ローラ１５からのロード信号Ｌを受けると、ワードパタ
ーン設定手段１４から設定されているＭビット（例えば
１６ビット）の所定のワードパターンＷがＮ／Ｍ組連続
したＮビットのデータを参照データＲの初期値として記
憶し、コントローラ１５からのシフト信号Ｓを受ける
と、１ビット目からＮ−１ビット目までの各データをそ
れぞれ１ビット分上位側にシフトするとともに、Ｎビッ
ト目のデータを１ビット目に移して参照データを循環的
に１ビット分シフトする。 【０００９】なお、このように参照データＲをシフトさ
せるのは、シリアルパラレル変換器１１のデータ変換タ
イミングと、このシリアルパラレル変換器１１に入力さ
れるデータ列内のワードパターンのビット位置との間に
相関がなく、シリアルパラレル変換装置１１から出力さ
れるＮビットのデータの先頭ビット位置にＭビットのワ
ードパターンのどのビット位置がくるかが不定であるこ
とによる。 【００１０】コントローラ１５は、例えばシリアルパラ
レル変換器１１からＮビットのデータが出力されるタイ
ミングに合わせてロード信号Ｌを出力してシフトレジス
タ１３の参照データＲを初期設定してからデータ比較器
１２の出力を調べ、データ比較器１２から不一致信号が
出力されたときには、シリアルパラレル変換器１１から
次のＮビットのデータが出力されるタイミングに合わせ
てシフト信号Ｓを出力して参照データＲを１ビットシフ
トしてからデータ比較器１２の出力を調べるという動作
を、データ比較器１２から一致信号が出力されるまで繰
り返して、入力されるデータ中のワードパターンの有無
を検出できるようにしている。 【００１１】 【発明が解決しようとする課題】しかしながら、前記し
た従来のワードパターン検出装置１０のように、データ
が入力される毎に参照データを１ビットずつシフトして
データの比較を行う方法では、ワードパターンが含まれ
ている多くのデータ列を見過ごす恐れがあり、ワードパ
ターンをリアルタイムに検出することができず、ワード
パターンの繰り返し数が少ない場合にはワードパターン
が入力されたことさえも判らなくなってしまう。 【００１２】これを解決するために、例えば、Ｎビット
のデータが１回入力される毎に、参照データをＭ−１回
シフトすることも考えられるが、これではデータの入力
レートに対して、そのデータの比較処理のためにＭ倍の
高速動作が必要となり、データの入力レートが高くなる
と、データ比較処理が追いつかなくなってしまう。 【００１３】本発明はこの問題を解決し、高速に入力さ
れるデータ列からワードパターンをリアルタイムに検出
できるワードパターン検出装置を提供することを目的と
している。 【００１４】 【課題を解決するための手段】前記目的を達成するため
に、本発明のワードパターン検出装置は、所定のワード
パターンのビット長Ｍの整数倍のＮビットで並列に入力
されるデータを、それぞれの先頭データがＭビットずれ
たＭビット長のＮ／Ｍ組のデータに分け、該Ｎ／Ｍ組の
データの全てが一致するか否かを判定する第１の一致判
定手段（２２）と、前記第１の一致判定手段に入力され
るＮビットの入力データのうちの連続する２Ｍ−１ビッ
ト長のデータを、それぞれの先頭データが１ビットずつ
シフトしたＭビット長のＭ組のデータに分け、該Ｍ組の
データのいずれかが前記所定のワードパターンに一致す
るか否かを判定する第２の一致判定手段（２５）と、同
一の入力データに対して前記第１の一致判定手段および
第２の一致判定手段が一致判定したとき、該入力データ
に前記所定のワードパターンが繰り返し挿入されている
ことを示す信号を出力する検出信号出力手段（２９）と
を備えている。 【００１５】 【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。図１は、本発明の実施形態のワー
ドパターン検出装置２０の構成を示しているる。 【００１６】このワードパターン検出装置２０は、シリ
アル入力されるデータＤをシリアルパラレル変換器２１
によって検出対象のワードパターンのビット長Ｍ（例え
ば１６ビット）の整数倍のＮビット（例えば１２８ビッ
ト）の並列データＤ′に変換して、第１の一致判定手段
２２および第２の一致判定手段２５に出力する。 【００１７】なお、ここでＮビットの並列データＤ′の
各ビットデータを上位側からｄ（１）、ｄ（２）、…、
ｄ（Ｎ−１）、ｄ（Ｎ）とする。 【００１８】第１の一致判定手段２２は、入力されるＮ
ビットのデータＤ′を、それぞれの先頭データがＭビッ
トずつずれたＭビット長のＮ／Ｍ（＝Ｐ）組のデータＥ
（１）〜Ｅ（Ｐ）に分割し、これらＰ組のデータＥ
（１）〜Ｅ（Ｐ）の全てが一致するか否かを判定する。 【００１９】即ち、入力されるＮビットのデータＤ′
を、 Ｅ（１）＝｛ｄ（１）、ｄ（２）、…、ｄ（Ｍ）｝ Ｅ（２）＝｛ｄ（Ｍ＋１）、ｄ（Ｍ＋２）、…、ｄ（２Ｍ）｝ Ｅ（３）＝｛ｄ（２Ｍ＋１）、ｄ（２Ｍ＋２）、…、ｄ（３Ｍ）｝ ……… Ｅ（Ｐ）＝｛ｄ［（Ｐ−１）Ｍ＋１］、ｄ［（Ｐ−１）Ｍ＋２］、…、ｄ（Ｎ ）｝ に分割して、各データＥ（１）〜Ｅ（Ｐ）を比較し、全
てのデータＥ（１）〜Ｅ（Ｐ）が一致したときには、入
力されたＮビットのデータＤ′に、Ｍビットの同一パタ
ーンのデータがＰ回繰り返されて挿入されていることを
示す例えばＨ（ハイ）レベルの一致信号Ｋａを出力し、
一致しないときにはＬ（ロー）レベルの不一致信号を出
力する。 【００２０】この第１の一致判定手段２２は、例えば図
２に示すように、各データＥ（１）〜Ｅ（Ｐ）の同一ビ
ット位置のデータ同士を比較するＭ組のビット比較器２
３（１）〜２３（Ｍ）と、これらビット比較器２３
（１）〜２３（Ｍ）から出力されるハイレベルの一致信
号の論理積をとるアンド回路２４とによって構成され、
全てのデータＥ（１）〜Ｅ（Ｐ）が一致したときにハイ
レベルの一致信号Ｋａを出力する。 【００２１】また、第２の一致判定手段２５は、第１の
一致判定手段２２に入力されるＮビットのデータＤ′の
うち連続する（２Ｍ−１）ビット長のデータを、先頭デ
ータがそれぞれ１ビットずつシフトしたＭビット長のＭ
組のデータＦ（１）〜Ｆ（Ｍ）に分けて、それらＭ組の
データＦ（１）〜Ｆ（Ｍ）のいずれかが、予めワードパ
ターン設定手段２８から設定されているＭビット長の所
定のワードパターンＷに一致するか否かを判定する。 【００２２】このＭ組のデータＦ（１）〜Ｆ（Ｍ）の基
になる連続する（２Ｍ−１）ビット長のデータは、入力
されるＮビットのデータＤ′の上位側、下位側あるいは
その間のいずれでもよいが、上位側（２Ｍ−１）ビット
の場合には、 Ｆ（１）＝ｄ（１）、ｄ（２）、…、ｄ（Ｍ） Ｆ（２）＝ｄ（２）、ｄ（３）、…、ｄ（Ｍ＋１） Ｆ（３）＝ｄ（３）、ｄ（４）、…、ｄ（Ｍ＋２） ………… Ｆ（Ｍ）＝ｄ（Ｍ）、ｄ（Ｍ＋１）、…、ｄ（２Ｍ−１） の各データのパターンを、予め設定されたＭビットのワ
ードパターンＷと比較し、データＦ（１）〜Ｆ（Ｍ）の
いずれかがワードパターンＷと一致したときに例えばＨ
（ハイ）レベルの一致信号Ｋｂを出力し、いずれも一致
しないときにはＬ（ロー）レベルの不一致信号を出力す
る。 【００２３】この第２の一致判定手段２５は、例えば図
３に示すように、各データＦ（１）〜Ｆ（Ｍ）とワード
パターンＷとの一致判定をそれぞれ行うＭ組のデータ比
較器２６（１）〜２６（Ｍ）と、データ比較器（１）〜
２６（Ｍ）から出力されるＨレベルの一致信号の論理和
をとるオア回路２７によって構成され、データＦ（１）
〜Ｆ（Ｍ）のいずれかがワードパターンＷと一致したと
きにＨレベルの一致信号Ｋｂを出力する。なお、図示し
ないが、各データ比較器（１）〜２６（Ｍ）は、前記第
１の一致判定手段２２と同様に、データＦ（ｍ）とワー
ドパターンＷとのビット単位の比較をＭ個のビット比較
器で行い、そのＭ個のビット比較器の一致出力の論理積
をアンド回路でとるように構成されている。 【００２４】第１の一致判定手段２２および第２の一致
判定手段２５の判定結果は、検出タイミング信号出力手
段２９に入力される。 【００２５】検出信号出力手段２９は、例えばアンド回
路によって構成され、同一の入力データに対して第１の
一致判定手段２２および第２の一致判定手段２５からと
もにＨレベルの一致信号Ｋａ、Ｋｂが出力されたとき、
その入力データ列に所定のワードパターンが繰り返し挿
入されていることを示すＨレベルの検出信号Ｑを出力す
る。 【００２６】このように、実施形態のワードパターン検
出装置２０では、入力データに、検出対象のワードパタ
ーンと同一ビット長Ｍのデータが繰り返し挿入されてい
るかを第１の一致判定手段２２によって判定する動作
と、その繰り返し挿入されているＭビットのデータが所
定のワードパターンであるか否かを第２の一致判定手段
２５によって判定する動作とを、同一入力データに対し
て並行して行い、両判定手段で一致判定がなされたとき
に検出信号を出力するようにしている。 【００２７】このため、入力データに挿入されているワ
ードパターンの繰り返し数が、少なくとも２Ｎ／Ｍ（＝
２Ｐ）以上であれば、速やかに且つ確実にワードパター
ンを検出することができ、ほぼリアルタイムな検出が可
能となる。 【００２８】また、データの入力レートと同一速度でデ
ータの比較を行えばよいので、高速な入力データにも対
応することができる。 【００２９】なお、前記説明では、入力するシリアルデ
ータをパラレルデータに変換するシリアルパラレル変換
器２１を含んでいたが、入力されるデータが並列データ
の場合には、シリアルパラレル変換器２１を省略するこ
とができる。 【００３０】 【発明の効果】以上説明したように、本発明のワードパ
ターン検出装置は、所定のワードパターンのビット長Ｍ
の整数倍のＮビットで並列に入力されるデータを、それ
ぞれの先頭データがＭビットずれたＭビット長のＮ／Ｍ
組のデータに分け、該Ｎ／Ｍ組のデータの全てが一致す
るか否かを判定する第１の一致判定手段（２２）と、前
記第１の一致判定手段に入力されるＮビットの入力デー
タのうちの連続する２Ｍ−１ビット長のデータを、それ
ぞれの先頭データが１ビットずつシフトしたＭビット長
のＭ組のデータに分け、該Ｍ組のデータのいずれかが前
記所定のワードパターンに一致するか否かを判定する第
２の一致判定手段（２５）と、同一の入力データに対し
て前記第１の一致判定手段および第２の一致判定手段が
一致判定したとき、該入力データに前記所定のワードパ
ターンが繰り返し挿入されていることを示す信号を出力
する検出信号出力手段（２９）とを備えている。 【００３１】このため、入力データに挿入されているワ
ードパターンの繰り返し数が少なても、速やかに且つ確
実にワードパターンを検出することができ、ほぼリアル
タイムな検出が可能となる。 【００３２】また、データの入力レートと同一速度でデ
ータの比較を行えばよいので、高速な入力データにも対
応することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示すブロック図
【図２】実施形態の要部の構成例を示すブロック図
【図３】実施形態の要部の構成例を示すブロック図
【図４】従来装置の構成を示すブロック図
【符号の説明】
２０ ワードパターン検出装置
２１ シリアルパラレル変換器
２２ 第１の一致判定手段
２３ ビット比較器
２４ アンド回路
２５ 第２の一致判定手段
２６ データ比較器
２７ オア回路
２８ ワードパターン設定手段
２９ 検出信号出力手段
Claims (1)
- (57)【特許請求の範囲】 【請求項１】所定のワードパターンのビット長Ｍの整数
倍のＮビットで並列に入力されるデータを、それぞれの
先頭データがＭビットずれたＭビット長のＮ／Ｍ組のデ
ータに分け、該Ｎ／Ｍ組のデータの全てが一致するか否
かを判定する第１の一致判定手段（２２）と、 前記第１の一致判定手段に入力されるＮビットの入力デ
ータのうちの連続する２Ｍ−１ビット長のデータを、そ
れぞれの先頭データが１ビットずつシフトしたＭビット
長のＭ組のデータに分け、該Ｍ組のデータのいずれかが
前記所定のワードパターンに一致するか否かを判定する
第２の一致判定手段（２５）と、 同一の入力データに対して前記第１の一致判定手段およ
び第２の一致判定手段が一致判定したとき、該入力デー
タに前記所定のワードパターンが繰り返し挿入されてい
ることを示す信号を出力する検出信号出力手段（２９）
とを備えたワードパターン検出装置。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000132216A JP3388347B2 (ja) | 2000-05-01 | 2000-05-01 | ワードパターン検出装置 |
Applications Claiming Priority (1)
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| JP2000132216A JP3388347B2 (ja) | 2000-05-01 | 2000-05-01 | ワードパターン検出装置 |
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| JP2001313692A JP2001313692A (ja) | 2001-11-09 |
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2000
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| JP2001313692A (ja) | 2001-11-09 |
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