JPH08149112A - 誤り測定装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力される被測定信号の符号列に対する参照
信号の符号列の同期を高速に確定できるようにする。 【構成】 分周器３２は被測定信号Ｄのビットレートの
１／Ｎの第２のクロック信号ＣＫ₂ を発生する。デマル
チプレクサ３１は、シリアル入力される被測定信号Ｄを
Ｎ系列の被測定パターン信号に変換する。誤り検出回路
３６はメモリ回路３４から読み出されるＮ系列のパター
ン信号に対する被測定パターン信号の誤り率を検出して
同期判定回路３７へ出力する。同期判定回路３７は基準
値より大きい誤り率を受けると同期未確定信号を出力す
る。読み書き制御回路３５は、同期未確定信号を受ける
と被測定信号の１周期分の被測定パーン信号をメモリ回
路３４へ書き込んでから、その書き込んだ順に被測定パ
ターン信号を読み出して誤り検出回路３６へ出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送系を介して入力さ
れる被測定信号の符号誤り率を測定するための誤り測定
装置に関する。

【０００２】

【従来の技術】誤り測定装置は、測定の対象となる伝送
系を介して入力される被測定信号と誤り測定装置自身が
発生する参照信号とをビット単位で比較して、被測定信
号の符号誤り率を検出するように構成されている。

【０００３】この種の誤り測定装置のうち、特に高速
（周波数が数ＧＨｚ帯）にシリアル入力される被測定信
号の誤り率を測定するための誤り測定装置では、被測定
信号を複数系列の並列の被測定パターン信号に変換し
て、被測定信号のビット誤りを複数ビット単位に検出す
ることによって、被測定信号のビットレートより数段遅
い速度で安定に誤り率を測定できるようにしている。

【０００４】また、この種の誤り測定装置では、参照信
号と被測定信号の符号列を予め同期させてから実際の誤
り測定を行うが、符号列を同期させる方法として、２つ
の方法が知られている。

【０００５】図４は、第１の同期確定方法を用いた従来
の誤り測定装置１０の構成を示すものである。図４にお
いて、被測定信号Ｄは、第１のクロック信号ＣＫ₁ に同
期して１：Ｎ（Ｎは複数）のデマルチプレクサ１１に入
力される。ここで、第１のクロック信号ＣＫ₁ は、外部
から入力されるか、あるいは被測定信号Ｄから抽出され
る信号であり、被測定信号Ｄの各ビットに同期してい
る。

【０００６】第１のクロック信号ＣＫ₁ はインヒビット
回路１２を介して分周器１３に入力され１／Ｎの周波数
に分周される。分周器１３から出力される第２のクロッ
ク信号ＣＫ₂ は、デマルチプレクサ１１および参照信号
発生器１４へ入力される。

【０００７】インヒビット回路１２は、後述する同期判
定回路１６からのインヒビット信号を受けている間、分
周器１３に対する第１のクロック信号ＣＫ₁ の入力を禁
止させる。

【０００８】デマルチプレクサ１１は、シリアル入力さ
れる被測定信号Ｄを、第２のクロック信号ＣＫ₂ に同期
してＮ系列の並列の被測定パターン信号に変換して出力
する。

【０００９】一方、参照信号発生器１４は、誤り測定の
対象となる伝送系に繰り返し入力される特定パターンの
符号列と同一符号列の参照信号を、Ｎビット単位の参照
パターン信号に分け、各参照パターン信号を第２のクロ
ック信号信号ＣＫ₂ に同期して順番に出力する。

【００１０】デマルチプレクサ１１から出力される被測
定パターン信号および参照信号発生器１４から出力され
る参照パターン信号は、誤り検出回路１５へ入力され
る。

【００１１】誤り検出回路１５は、被測定パターン信号
と参照パターン信号とを各桁毎に比較して、その誤りビ
ット数を検出し、その誤りビットの数を、例えば、被測
定信号の一周期分のビット比較が終了するまで積算し、
この積算値を誤り率として同期判定回路１６へ出力す
る。

【００１２】同期判定回路１６は、誤り検出回路１５か
ら出力される誤り率と所定の基準値とを比較し、誤り率
が基準値以上のときには、１クロック分のインヒビット
信号をインヒビット回路１２に出力して、分周器１３に
対する第１のクロック信号ＣＫ₁ の入力をクロック１個
分だけ禁止させる。また、誤り率が基準値より小さいと
きには、被測定信号に対して参照信号の同期が確定した
と判断して、インヒビット信号を出力せずに、同期確定
信号を表示器１７へ出力する。

【００１３】表示器１７は、誤り検出回路１５から出力
される誤り率を表示し、また同期が確定したか否かを文
字やマーク等で表示する。

【００１４】次に、上記構成の誤り測定装置１０の動作
を、図５に示すタイミングチャートに基づいて説明する
（なお、図５のタイミングチャートは、後述する第２の
同期確定方法の説明にも用いる）。

【００１５】このタイミングチャートは、参照信号発生
器１４に予め設定されている参照信号の符号列が１６ビ
ット周期で、分周器１３の分周比Ｎが４の場合を示した
ものであり、ここでは、１６ビットの参照信号の０と１
の符号列を（Ａ、Ｂ、Ｃ、……、Ｎ、Ｏ、Ｐ）とし、参
照信号発生器１４には、４ビット単位に（Ａ、Ｂ、Ｃ、
Ｄ）、（Ｅ、Ｆ、Ｇ、Ｈ）、（Ｉ、Ｊ、Ｋ、Ｌ）、
（Ｍ、Ｎ、Ｏ、Ｐ）の参照パターン信号が設定されてい
るものとする。

【００１６】ここで、例えば、図５の（ａ）に示す第１
のクロック信号ＣＫ₁ に同期して被測定信号が図５の
（ｂ）のように（Ｏ、Ｐ、Ａ、……、Ｋ、Ｌ、Ｍ、Ｎ）
の順にデマルチプレクサ１１へ入力され、デマルチプレ
クサ１１から４ビット並列の被測定パターン信号が図５
の（ｃ）のように（Ｏ、Ｐ、Ａ、Ｂ）、（Ｃ、Ｄ、Ｅ、
Ｆ）、（Ｇ、Ｈ、Ｉ、Ｊ）、（Ｋ、Ｌ、Ｍ、Ｎ）の順に
出力され、これと同期して参照信号発生器１４からは、
図５の（ｄ）のように（Ａ、Ｂ、Ｃ、Ｄ）、（Ｅ、Ｆ、
Ｇ、Ｈ）、（Ｉ、Ｊ、Ｋ、Ｌ）、（Ｍ、Ｎ、Ｏ、Ｐ）の
順に参照パターン信号が出力されたとする。

【００１７】誤り検出回路１５は、始めに４ビット並列
の被測定パターン信号（Ｏ、Ｐ、Ａ、Ｂ）と参照パター
ン信号（Ａ、Ｂ、Ｃ、Ｄ）との誤りビット数を検出し、
その数を記憶してから、被測定パターン信号（Ｃ、Ｄ、
Ｅ、Ｆ）と参照パターン信号（Ｅ、Ｆ、Ｇ、Ｈ）との誤
りビット数を検出して、この数を前回の誤りビット数に
加算して、その加算値を記憶し、次の４ビットについて
誤り検出を行う。この動作を４回、即ち１６ビット分行
って、誤りビット数の積算値を誤り率として同期判定回
路１６へ出力する。前記のように、第１のサイクルで
は、参照信号に対して被測定信号は２ビット分ずれてい
るため、このサイクルの誤り率は、基準値を大きく越え
ることになる。

【００１８】したがって、同期判定回路１６からインヒ
ビット回路１２へインヒビット信号が１クロック分出力
されて、被測定信号の符号（Ｏ）に同期した第１のクロ
ック信号の入力が禁止される。

【００１９】このため、デマルチプレクサ１１から次の
タイミングに出力される被測定パターン信号は（Ｐ、
Ａ、Ｂ、Ｃ）となる。これに対し、参照信号発生器１４
から出力される参照パターン信号は（Ａ、Ｂ、Ｃ、Ｄ）
となり、以下、このパターン信号を含めて１６ビット分
の誤りが検出される。この第２のサイクルにおいても、
被測定信号は参照信号に対して１ビット分ずれているた
め、その誤り率は基準値以上になる。したがって、再
び、インヒビット信号が１クロック分出力され、被測定
信号の符号（Ｐ）に同期したクロック信号の入力が禁止
される。

【００２０】このため、第３のサイクルでは、デマルチ
プレクサ１１から、（Ａ、Ｂ、Ｃ、Ｄ）、（Ｅ、Ｆ、
Ｇ、Ｈ）、（Ｉ、Ｊ、Ｋ、Ｌ）、（Ｍ、Ｎ、Ｏ、Ｐ）の
順に被測定パターン信号が出力される。これに対し、参
照信号発生器１４からもこれと同期して、（Ａ、Ｂ、
Ｃ、Ｄ）、（Ｅ、Ｆ、Ｇ、Ｈ）、（Ｉ、Ｊ、Ｋ、Ｌ）、
（Ｍ、Ｎ、Ｏ、Ｐ）の順に参照パターン信号が出力され
る。

【００２１】このため、たとえ、被測定信号に僅かなビ
ット誤りがあっても、第３のサイクルの終了時に誤り検
出回路１５から出力される誤り率は基準値より小さくな
る。したがって、同期判定回路１６は、被測定信号に対
して参照信号の同期が確定したと判断して、インヒビッ
ト信号を出力せずに、同期確定信号を表示器１７へ出力
する。

【００２２】このようにして、同期が確定した後は、誤
り検出回路１５から出力される誤り率が基準値以上にな
るまで（即ち、同期が外れるまで）、第１のクロック信
号ＣＫ₁ がインヒビットされない状態で、誤り検出動作
が繰り返し行われる。

【００２３】以上のように、この誤り測定装置１０で
は、被測定信号の１周期分の誤り率が基準値より小さく
なるまで、被測定信号を１ビットずつずらして、参照信
号と比較するようにしているため、被測定信号と参照信
号とのビットのずれ数ｋに対して、同期が確定するまで
少なくとも（ｋ＋１）サイクル分の時間がかかることに
なり、ビットのずれ数ｋによって、同期確定までの時間
が大きくばらつくという問題があった。

【００２４】この問題を解決するために、第２の同期確
定方法が提案されている。図６は、第２の同期確定方法
を用いた誤り測定装置２０の構成を示している。この誤
り測定装置２０は、前記した図４の誤り測定装置１０と
同様に、デマルチプレクサ１１、インヒビット回路１
２、分周器１３、参照信号発生器１４′、誤り検出回路
１５′、同期判定回路１６および表示器１７を備え、さ
らに、特定パターン検出回路１８を有している。

【００２５】この特定パターン検出回路１８は、同期が
外れているときに、デマルチプレクサ１１から、予め設
定された特定パターン、例えば（Ａ、Ｂ、Ｃ、Ｄ）が出
力されたことを検出して、この特定パターンを検出した
ことを示す検出信号を参照パターン信号発生器１４′お
よび誤り検出回路１５′へ出力する。

【００２６】参照パターン信号発生器１４′は、特定パ
ターン検出回路１８からの検出信号を受けると、この特
定パターンから始まる参照パターン信号を誤り検出回路
１５へ出力する。

【００２７】誤り検出回路１５′は、特定パターン検出
回路１８からの検出信号を受けると、それまでの積算し
た誤りビット数を一旦リセットして、この特定パターン
と参照パターン信号の誤り検出から新たな誤り検出を開
始させる。

【００２８】このように構成された誤り測定装置２０で
は、図５の（ａ）、（ｅ）に示しているように、被測定
信号と参照信号とが２ビットずれている場合には、第１
のサイクルの１６ビット分の誤り検出によって、その誤
り率が基準値を越え、クロック信号の入力が１クロック
分禁止されて、被測定信号と参照信号とが１ビットずれ
た状態で第２のサイクルに入り、特定信号の検出がなさ
れる。

【００２９】この第２のサイクルの間には、デマルチプ
レクサ１１から特定パターン（Ａ、Ｂ、Ｃ、Ｄ）が検出
されないため、このサイクルが終了した時点で再びイン
ヒビット回路１２によって第１のクロック信号ＣＫ₁ の
入力が１クロック分禁止される。

【００３０】そして、第３のサイクルの最初にデマルチ
プレクサ１１から（Ａ、Ｂ、Ｃ、Ｄ）の特定パターンが
出力されると、特定パターン検出回路１８から検出信号
が出力され、参照信号発生器１４′からは、図５の
（ｅ）のように、特定パターン（Ａ、Ｂ、Ｃ、Ｄ）と同
じ参照パターン信号が出力される。

【００３１】誤り検出回路１５′は、この参照パターン
信号に対する特定パターンのビット誤りの検出から測定
を開始して、以後、第２のクロック信号ＣＫ₂ に同期し
て、（Ｅ、Ｆ、Ｇ、Ｈ）、（Ｉ、Ｊ、Ｋ、Ｌ）、（Ｍ、
Ｎ、Ｏ、Ｐ）の順で入力されるパターン信号同士の誤り
検出を行う。

【００３２】したがって、たとえ、特定パターンに続く
パターン信号に僅かなビット誤りがあっても、この第３
のサイクルが終了した時点の誤り率は、基準値より小さ
くなり、同期判定回路１６からは同期確定信号が出力さ
れる。

【００３３】このように図６に示した誤り測定装置２０
では、同期が外れたときに、被測定信号を１ビット分ず
らすだけでなく、デマルチプレクサ１１から特定パター
ンが出力された段階に、参照パターン信号の出力をこの
特定パターンから開始することによって、同期確定処理
を行うようにしている。

【００３４】このため、参照信号に対する被測定信号の
ビットのずれ数がいくつであっても、最大でＮ回（この
場合４回）のインヒビット処理（初期サイクル時に特定
パターンの検出を行うようにすれば、最大で３回のイン
ヒビット処理）を行えば、次のサイクル内には特定パタ
ーンが検出されるため、最大でほぼ６サイクル分の時間
内に同期が確定することになり、図４の誤り測定装置１
０より平均的に短い時間で同期を確定させることができ
る。

【００３５】

【本発明が解決しようとする課題】しかしながら、この
ように同期確定までの時間を短縮させた誤り測定装置２
０であっても、６サイクル分の被測定信号が入力されな
ければ同期が確定せず、バースト状に短時間（例えば
３、４サイクル分）だけ入力される被測定信号に対し
て、同期の確定と誤り測定とを確実に行うことはできな
かった。

【００３６】また、この誤り測定装置２０では、被測定
信号の一周期の符号列内の連続する一部の特定パターン
を検出して同期を確定させるようにしているため、被測
定信号の符号列にこの特定パターンと同一のパターンが
複数含まれているような場合には、同期確定にさらに長
い時間がかかってしまい、前記したバースト状に短時間
に入力される被測定信号に対して同期をとることができ
なかった。

【００３７】また、これらの誤り測定装置１０、２０で
は、被測定信号のビットレートに対応する高速な第１の
クロック信号ＣＫ₁ を、確実に１クロック分インヒビッ
トするために、高速なインヒビット回路１２およびこの
インヒビット回路１２にインヒビット信号を高速に且つ
高いタンミング精度で出力する同期判定回路１６が必要
になるという問題がある。

【００３８】また、これらの誤り測定装置１０、２０で
は、伝送系に入力する符号列と、参照信号発生器から出
力させる符号列とが必ず対応していなければ誤り測定が
行えないという不便さがあった。

【００３９】本発明はこの問題を解決し、バースト状に
短時間に入力される被測定信号に対しても高速に同期確
定処理が行え、高速動作が必要なインヒビット回路を使
用することなく、しかも任意の符号列に対応できるよう
にした誤り測定装置を提供することを目的としている。

【００４０】

【課題を解決するための手段】前記目的を達成するため
に、本発明の誤り測定装置は、任意のパターン列が所定
周期で繰り返される信号を伝送系を介して受信するよう
に形成され、前記伝送系を介して受信した被測定信号の
ビットレートの１／Ｎ（Ｎは２以上の整数）のクロック
信号（ＣＫ₂ ）を出力するクロック信号発生手段（３
２）と、前記クロック信号発生手段から出力されるクロ
ック信号に同期して、被測定信号を複数系列の被測定パ
ターン信号に変換して出力する信号系列変換手段（３
１）と、前記クロック信号発生手段から出力されるクロ
ック信号に同期して、前記被測定パターン信号と同一系
列数の参照パターン信号を順次出力する参照信号発生手
段（３３）と、前記信号系列変換手段から出力される被
測定パターン信号と、前記参照信号発生手段から出力さ
れる参照パターン信号とを順次比較して、参照パターン
信号に対する被測定パターン信号の符号誤り率を検出す
る誤り検出手段（３６）と、前記誤り検出手段によって
検出される符号誤り率と所定の基準値とを比較して、前
記参照信号発生手段から発生する参照パターン信号の符
号列と前記被測定パターン信号の符号列との同期を判定
する同期判定手段（３７）とを備えた誤り測定装置にお
いて、前記参照信号発生手段を、前記被測定パターン信
号の書込みおよび読み出しが可能なメモリ回路（３４）
と、前記同期判定手段によって、参照パターン信号の符
号列と前記被測定パターン信号の符号列とが同期しない
と判定されたとき、前記信号系列変換手段から出力され
る少なくとも１周期分の被測定パターン信号を、前記ク
ロック信号に同期して、前記メモリ回路に書き込む書込
み手段（３５）と、前記書込み手段によって被測定パタ
ーン信号が前記メモリ回路に書き込まれたとき、および
前記同期判定回路によって参照パターン信号と被測定パ
ターン信号との符号列が同期していると判定されている
間、前記メモリ回路に書き込まれているパターン信号を
その書込んだ順に前記クロック信号に同期して読み出
し、該読み出したパターン信号を参照パターン信号とし
て前記誤り検出手段へ出力する読出手段（３５）とによ
って構成している。

【００４１】

【作用】このように構成したため、本発明の誤り測定装
置では、同期が確定しないと判定されたとき、信号系列
変換手段から出力される被測定パターン信号が少なくと
も１周期分メモリ回路へ書き込まれ、このメモリ回路に
書き込まれた被測定パターン信号が参照パターン信号と
してメモリ回路から読み出されて誤り検出回路へ入力さ
れ、信号系列変換手段から続いて出力される被測定パタ
ーン信号の符号誤りが検出される。したがって、メモリ
回路に書き込まれた被測定パターン信号自身の符号誤り
が少なければ直ちに同期が確定して、以後、メモリ回路
に書き込まれたパターン信号を参照パターン信号とする
誤り測定が行われる。

【００４２】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、一実施例の誤り測定装置３０の構成を
示す図である。

【００４３】図１において、第１のクロック信号ＣＫ₁
は、前記同様に、外部から入力されるか、あるいはデマ
ルチプレクサ３１へ入力される被測定信号Ｄから抽出し
たものであり、シリアル入力される被測定信号Ｄの各ビ
ットに同期しているものとする。

【００４４】第１のクロック信号ＣＫ₁ は、この実施例
のクロック信号発生手段としての分周器３２へ入力され
て１／Ｎ分周される。分周器３２から出力される第２の
クロック信号ＣＫ₂ は、デマルチプレクサ３１および後
述する読書き制御回路３５へ入力される。

【００４５】デマルチプレクサ３１は、この実施例の信
号系列変換手段を形成するものであり、シリアル入力さ
れる被測定信号Ｄを、第２のクロック信号ＣＫ₂ に同期
して、分周器３２の分周比Ｎと等しい系列数の並列の被
測定パターン信号に変換して、参照信号発生部３３のメ
モリ回路３４および誤り検出回路３６へ出力する。

【００４６】参照信号発生部３３は、メモリ回路３４と
読書き制御回路３５によって構成されている。メモリ回
路３４は読み書き可能に構成され、デマルチプレクサ３
１からＮ系列に並列出力される被測定パターン信号を、
少なくとも被測定信号の１周期分記憶できる容量を有し
ている。

【００４７】読書き制御回路３５は、この実施例の書込
み手段および読出手段を構成するものであり、メモリ回
路３４に対してアドレス信号と読み書き信号Ｒ／Ｗを出
力して、デマルチプレクサ３１から順次出力される被測
定パターン信号を所定アドレス順に記憶し、また、これ
を所定アドレス順に読み出す。

【００４８】即ち、この読書き制御回路３５は、後述す
る同期判定回路３７からの同期未確定信号を受けたとき
から、第２のクロック信号ＣＫ₂ に同期してデマルチプ
レクサ３１から出力される被測定パターン信号を被測定
信号の１周期分だけメモリ回路３４に所定アドレス順に
書き込んだ後、メモリ回路３４に記憶した被測定パター
ン信号をその書き込んだ順にＮビット単位に読み出し
て、これを参照パターン信号として順次誤り検出回路３
６へ出力し、この１周期分の読み出しが終了した時点で
同期未確定信号を受けないときには、この参照パターン
信号の読み出しを繰り返し行う。

【００４９】誤り検出回路３６は、デマルチプレクサ３
１から出力される被測定パターン信号とメモリ回路３４
から読み出される参照パターン信号とのビット誤り数
を、被測定信号の１周期分検出し、そのビット誤り数を
誤り率として同期判定回路３７へ出力する。

【００５０】同期判定回路３７は、誤り検出回路３６か
らの誤り率と所定の基準値と比較し、誤り率が基準値以
上のときには、同期未確定信号を被測定信号の１周期分
の時間だけ読書き制御回路３５へ出力し、誤り率が基準
値より小さいときには、同期確定信号を表示器３８へ出
力する。

【００５１】この同期判定回路３７は、同期の確定を判
定するときには比較的小さな基準値を用い、同期確定を
判定した後には同期外れによって発生する大きな誤り率
を検出できる程度の比較的大きな基準値を用いて、誤り
検出回路３６からの誤り率との比較を行い、同期未確定
信号を出力している間は、誤り検出回路３６から出力さ
れる誤り率と基準値との比較は行わない。また、同期判
定回路３７は、この誤り測定装置３０の動作開始時（電
源投入時等）にも被測定信号の１周期分の同期未確定信
号を出力する。

【００５２】表示器３８は、誤り検出回路３６から出力
される誤り率を表示し、また、同期確定信号を受けて、
被測定信号と参照信号との同期が確定したことを表す文
字やマーク等を表示する。

【００５３】次に、この実施例の誤り測定装置３０の動
作を図２のタイミングチャートに基づいて説明する。

【００５４】ここで、被測定信号は被測定対象である伝
送系に１６ビットを１周期とする任意の符号列を繰り返
し与えたときにこの伝送系から出力される信号とし、分
周器３２の分周比Ｎおよびデマルチプレクサ３１の出力
系列数を４とする。

【００５５】始めに、図２の（ａ）に示す第１のクロッ
ク信号ＣＫ₁ に同期して、被測定信号が図２の（ｂ）に
示すように（Ｏ、Ｐ、Ａ、Ｂ、……、Ｋ、Ｌ、Ｍ、Ｎ）
の順に１周期分入力されると、デマルチプレクサ３１か
らは、図２の（ｃ）に示すように、被測定パターン信号
が（Ｏ、Ｐ、Ａ、Ｂ）、（Ｃ、Ｄ、Ｅ、Ｆ）、（Ｇ、
Ｈ、Ｉ、Ｊ）、（Ｋ、Ｌ、Ｍ、Ｎ）の順に４ビット単位
に出力される。

【００５６】一方、同期判定回路３７は、動作初期時に
図２の（ｄ）のように、同期未確定信号を読書き制御回
路３５および誤り検出回路３６へ出力する。

【００５７】同期未確定信号を受けた読書き制御回路３
５は、デマルチプレクサ３１から出力される被測定パタ
ーン信号（Ｏ、Ｐ、Ａ、Ｂ）、（Ｃ、Ｄ、Ｅ、Ｆ）、
（Ｇ、Ｈ、Ｉ、Ｊ）、（Ｋ、Ｌ、Ｍ、Ｎ）を、所定アド
レス順にメモリ回路３４に記憶させる。

【００５８】メモリ回路３４に被測定パターン信号が４
回書き込まれると、誤り検出回路３６からその間に検出
した誤り率が同期判定回路３７へ出力されるが、同期判
定回路３７は、この誤り率に対する処理は行わずに、同
期未確定信号の出力を停止させる。

【００５９】このため、第２のサイクルでは、読書き制
御回路３５は、図２の（ｅ）に示すように、メモリ回路
３４に書き込んだパターン信号を参照パターン信号とし
て、書き込んだ順に４ビットずつ読み出して、誤り検出
回路３６へ出力する。

【００６０】したがって、誤り検出回路３６は、１周期
前の被測定信号の符号列に対する次の周期の被測定信号
の符号列の誤り率を検出することになる。

【００６１】この連続する２周期の被測定信号の符号列
がほぼ同一符号列であれば、第２のサイクルに誤り検出
回路３６で検出される誤り率は、基準値（この場合小さ
い方の基準値）より小さくなり、このサイクルの終了時
点に同期判定回路３７から同期確定信号が出力される。

【００６２】このように同期が確定した以後、読書き制
御回路３５は、伝送系に異常が発生して、同期判定回路
３７から同期未確定信号が出力されるまでは、最初のサ
イクルでメモリ回路３４に書き込んだ被測定パターン信
号を、参照パターン信号として繰り返し読み出すことに
なる。そして、誤り測定の間に被測定信号と参照信号と
の間の同期が外れて、同期判定回路３７に入力される誤
り率が大きい方の基準値を越えた場合には、図２に示し
た動作が再びなされて、直ちに同期が確定する。

【００６３】なお、上記実施例では、説明の簡便さか
ら、被測定信号が１６ビットで１周期とし、分周器３２
の分周比Ｎおよびデマルチプレクサ３１から出力される
パターン信号の並列ビット数を４としていたが、被測定
信号の１周期のビット長は、１２８ビットや２５６ビッ
ト等任意であり、また、メモリ回路３４、読書き制御回
路３５、誤り検出回路３６および同期判定回路３７とし
て安価な低速の回路を用いるために、分周器３２の分周
比Ｎやデマルチプレクサ３１から出力されるパターン信
号の並列ビット数を例えば１６や３２等の大きい値にす
る。

【００６４】以上のように、この誤り測定装置３０で
は、２周期連続して入力される任意の被測定信号の符号
列に高い再現性があれば、この２周期分の時間で同期が
確定して、３周期目から被測定信号に対する誤り率の測
定を行うことができる。

【００６５】このため、バースト状に短時間だけ入力さ
れるような被測定信号の誤り率も、確実に測定できる。

【００６６】また、被測定信号の速度に等しい高速動作
が要求されるインヒビット回路やこのインヒビット回路
にインヒビット信号を出力するための回路が不要にな
り、より高速の被測定信号の誤り測定を確実に行うこと
ができる。

【００６７】

【他の実施例】前記実施例では、デマルチプレクサ３１
から出力されるＮビット並列の被測定パターン信号をメ
モリ回路３４に直接書き込んで、これを読み出すように
していたが、図３に示すメモリ回路４１のように、デマ
ルチプレクサ３１から、Ｎビット（例えば、４ビット）
並列にＭ回（例えば、４回）出力される被測定パターン
信号を、１：Ｍのデマルチプレクサ４２によって、Ｎ・
Ｍビット（例えば１６ビット）並列の被測定パターン信
号に変換してから、メモリ４３に記憶させ、メモリ４３
にＮ・Ｍビット単位で記憶した被測定パターン信号を、
Ｍ：１のマルチプレクサ４３を介して、Ｎビット単位に
読み出すようにしてもよい。このように構成すれば、動
作速度がさらに遅い安価なメモリを使用することができ
る。

【００６８】また、前記実施例では、被測定信号がシリ
アル入力される場合について説明したが、複数系列で並
列に入力される被測定信号に対しても本発明を同様に適
用できる。例えば、４系列並列に被測定信号が入力され
る場合には、この被測定信号をデマルチプレクサによっ
て１６系列（あるいは３２系列）の並列の被測定パター
ン信号に変換して、前記実施例と同様の処理を行えばよ
い。

【００６９】また、前記実施例では、バースト状に入力
される被測定信号に対して短期間に同期を確定させるこ
とができるように、被測定信号の１周期分の被測定パタ
ーン信号をメモリ回路３４に書き込んでいたが、複数周
期分の被測定パターン信号をメモリ回路３４に書き込ん
でから、この書き込んだパターン信号と、これに続く複
数周期分の被測定パターン信号とを比較することによっ
て同期確定を判定するようにしてもよい。

【００７０】

【発明の効果】以上説明したように、本発明の誤り測定
装置は、入力される被測定信号を第２のクロック信号に
同期した複数系列の被測定パターン信号に変換し、この
被測定パターン信号を被測定信号の少なくとも１周期分
メモリ回路へ書込み、このメモリ回路から読み出したパ
ターン信号と被測定パターン信号との符号誤りを検出
し、この誤り率が所定の基準値より小さいと判定された
とき同期が確定したものとし、メモリ回路に書き込まれ
たパターン信号の符号列を、被測定信号の符号誤り測定
の参照信号として使用するようにしている。

【００７１】このため、バースト状に短時間に入力され
る被測定信号に対しても極めて短い時間で同期をとるこ
とができ、誤り測定を確実に行うことができる。

【００７２】また、高速動作が必要なインヒビット回路
が不要になり、このインヒビット回路にインヒビット信
号を出力するための高速で且つタイミング精度の高い回
路が不要になる。

【００７３】また、伝送系に入力する符号列と、参照信
号発生器から出力させる符号列とを予め対応させる必要
がなく、被測定信号の周期さえ知っていれば、どのよう
な符号列の被測定信号に対しても、同期を確定させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例の誤り測定装置の構成を示す
ブロック図

【図２】一実施例の同期確定処理を説明するためのタイ
ミングチャート

【図３】本発明の他の実施例を示す要部のブロック図

【図４】従来装置の構成を示すブロック図

【図５】従来装置の同期確定処理を説明するためのタイ
ミングチャート

【図６】他の従来装置の構成を示すブロック図

【符号の説明】

３０ 誤り測定装置 ３１ デマルチプレクサ ３２ 分周器 ３３ 参照信号発生部 ３４ メモリ回路 ３５ 読書き制御回路 ３６ 誤り検出回路 ３７ 同期判定回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】任意のパターン列が所定周期で繰り返され
   る信号を伝送系を介して受信するように形成され、 前記伝送系を介して受信した被測定信号のビットレート
   の１／Ｎ（Ｎは２以上の整数）のクロック信号（Ｃ
   Ｋ₂ ）を出力するクロック信号発生手段（３２）と、 前記クロック信号発生手段から出力されるクロック信号
   に同期して、被測定信号を複数系列の被測定パターン信
   号に変換して出力する信号系列変換手段（３１）と、 前記クロック信号発生手段から出力されるクロック信号
   に同期して、前記被測定パターン信号と同一系列数の参
   照パターン信号を順次出力する参照信号発生手段（３
   ３）と、 前記信号系列変換手段から出力される被測定パターン信
   号と、前記参照信号発生手段から出力される参照パター
   ン信号とを順次比較して、参照パターン信号に対する被
   測定パターン信号の符号誤り率を検出する誤り検出手段
   （３６）と、 前記誤り検出手段によって検出される符号誤り率と所定
   の基準値とを比較して、前記参照信号発生手段から発生
   する参照パターン信号の符号列と前記被測定パターン信
   号の符号列との同期を判定する同期判定手段（３７）と
   を備えた誤り測定装置において、 前記参照信号発生手段を、 前記被測定パターン信号の書込みおよび読み出しが可能
   なメモリ回路（３４）と、 前記同期判定手段によって、参照パターン信号の符号列
   と前記被測定パターン信号の符号列とが同期しないと判
   定されたとき、前記信号系列変換手段から出力される少
   なくとも１周期分の被測定パターン信号を、前記クロッ
   ク信号に同期して、前記メモリ回路に書き込む書込み手
   段（３５）と、 前記書込み手段によって被測定パターン信号が前記メモ
   リ回路に書き込まれたとき、および前記同期判定回路に
   よって参照パターン信号と被測定パターン信号との符号
   列が同期していると判定されている間、前記メモリ回路
   に書き込まれているパターン信号をその書込んだ順に前
   記クロック信号に同期して読み出し、該読み出したパタ
   ーン信号を参照パターン信号として前記誤り検出手段へ
   出力する読出手段（３５）とによって構成したことを特
   徴とする誤り測定装置。