JPH08146094A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JPH08146094A JPH08146094A JP6306783A JP30678394A JPH08146094A JP H08146094 A JPH08146094 A JP H08146094A JP 6306783 A JP6306783 A JP 6306783A JP 30678394 A JP30678394 A JP 30678394A JP H08146094 A JPH08146094 A JP H08146094A
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- Japan
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- coincidence
- cycle
- semiconductor memory
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Abstract
(57)【要約】
【目的】 インターリーブ方式を用いた半導体メモリ試
験装置において、数サイクル分の不一致信号を一度にカ
ウントできる不一致サイクル数カウント回路を実現す
る。 【構成】 論理比較器２４から１サイクルに毎に並列に
出力される、被試験メモリ１０からの読みだしデータと
試験パターン発生器２２からの期待値データの比較結果
の不一致を示す複数の信号を入力信号とし、不一致の数
を２進数で出力するキャリーコントロール部３０を設け
る。上記キャリーコントロール部３０の２進数の出力を
入力信号とし、その２進数の値を１サイクル毎に計数す
るカウンタ部４０を設ける。任意の値を設定できるフェ
イル・カウント・レジスタ１６を設ける。上記カウンタ
部４０の出力を上記フェイル・カウント・レジスタ１６
の出力と比較し、一致あるいは超過していることを検出
する一致又は超過検出部２７を設ける。
験装置において、数サイクル分の不一致信号を一度にカ
ウントできる不一致サイクル数カウント回路を実現す
る。 【構成】 論理比較器２４から１サイクルに毎に並列に
出力される、被試験メモリ１０からの読みだしデータと
試験パターン発生器２２からの期待値データの比較結果
の不一致を示す複数の信号を入力信号とし、不一致の数
を２進数で出力するキャリーコントロール部３０を設け
る。上記キャリーコントロール部３０の２進数の出力を
入力信号とし、その２進数の値を１サイクル毎に計数す
るカウンタ部４０を設ける。任意の値を設定できるフェ
イル・カウント・レジスタ１６を設ける。上記カウンタ
部４０の出力を上記フェイル・カウント・レジスタ１６
の出力と比較し、一致あるいは超過していることを検出
する一致又は超過検出部２７を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ試験装置
の、試験結果不一致発生サイクル数カウント回路に関す
るものである。
の、試験結果不一致発生サイクル数カウント回路に関す
るものである。
【０００２】
【従来の技術】図７に従来の半導体メモリ試験装置の概
略ブロック図を示す。半導体メモリの試験は、タイミン
グ発生器１１からの基準クロックに同期して、試験パタ
ーン発生器１２から、アドレス、データ、制御信号を発
生して行う。これらの信号は、波形整形器１３に与えら
れ試験に必要な波形に整形して、被試験メモリ１０に印
加される。被試験メモリ１０から読みだしたデータは、
論理比較器１４に与えられ、ここで、試験パターン発生
器１２からの期待値データと比較し、その一致、不一致
により被試験メモリ１０の良否判定を行う。
略ブロック図を示す。半導体メモリの試験は、タイミン
グ発生器１１からの基準クロックに同期して、試験パタ
ーン発生器１２から、アドレス、データ、制御信号を発
生して行う。これらの信号は、波形整形器１３に与えら
れ試験に必要な波形に整形して、被試験メモリ１０に印
加される。被試験メモリ１０から読みだしたデータは、
論理比較器１４に与えられ、ここで、試験パターン発生
器１２からの期待値データと比較し、その一致、不一致
により被試験メモリ１０の良否判定を行う。
【０００３】図８に従来の半導体メモリ試験装置の論理
比較器１４からの不一致サイクル数をカウントする回路
ブロック図を示す。この不一致サイクル数をカウントす
る機能は、試験終了後にカウンタ部１５よりその値を読
みだして不一致サイクル数を調べたり、任意の値を設定
できるフェイル・カウント・レジスタ１６の値とカウン
タ部１５の不一致サイクル数の値を一致検出部１７で比
較し、一致した時に試験を停止させたり、不一致サイク
ルの印加データの取り込みを終了させる等の制御に使用
される。
比較器１４からの不一致サイクル数をカウントする回路
ブロック図を示す。この不一致サイクル数をカウントす
る機能は、試験終了後にカウンタ部１５よりその値を読
みだして不一致サイクル数を調べたり、任意の値を設定
できるフェイル・カウント・レジスタ１６の値とカウン
タ部１５の不一致サイクル数の値を一致検出部１７で比
較し、一致した時に試験を停止させたり、不一致サイク
ルの印加データの取り込みを終了させる等の制御に使用
される。
【０００４】
【発明が解決しようとする課題】近年、半導体メモリ
は、動作速度の高速化が進んでいるが、従来の半導体メ
モリ試験装置の試験パターン発生器１２では高速試験パ
ターン発生が難しく、高速試験に限界があった。この課
題を解決するために、インターリーブ方式を用いた半導
体メモリ試験装置が考案された。
は、動作速度の高速化が進んでいるが、従来の半導体メ
モリ試験装置の試験パターン発生器１２では高速試験パ
ターン発生が難しく、高速試験に限界があった。この課
題を解決するために、インターリーブ方式を用いた半導
体メモリ試験装置が考案された。
【０００５】図５にインターリーブ方式を用いた半導体
メモリ試験装置の概略ブロック図を示す。なお、これ以
後の説明は、４ウェイ・インターリーブ方式を用いた半
導体メモリ試験装置として説明するが、８ウェイ・イン
ターリーブ方式など同様の方式でインターリーブ数を変
更してもよい。タイミング発生器１１からの基準クロッ
クに同期して、試験パターン発生器２２では、４サイク
ル分のアドレス、データ、制御信号を並列に、各周期毎
に発生させる。並列−直列変換器２８では、試験パター
ン発生器２２から出力された４サイクル分の並列信号
を、各周期内で直列に出力するように変換する。次に、
波形整形器１３で試験に必要な波形に整形し、被試験メ
モリ１０に印加する。被試験メモリ１０から読み出され
たデータは、直列−並列変換器２９で、４サイクル分の
データを並列に変換する。また、試験パターン発生器２
２からは、被試験メモリ１０の出力データと比較するた
めの期待値データが出力される。論理比較器２４では、
これら４サイクル分のデータの一致、不一致の比較を
し、被試験メモリ１０の良否判定を行う。
メモリ試験装置の概略ブロック図を示す。なお、これ以
後の説明は、４ウェイ・インターリーブ方式を用いた半
導体メモリ試験装置として説明するが、８ウェイ・イン
ターリーブ方式など同様の方式でインターリーブ数を変
更してもよい。タイミング発生器１１からの基準クロッ
クに同期して、試験パターン発生器２２では、４サイク
ル分のアドレス、データ、制御信号を並列に、各周期毎
に発生させる。並列−直列変換器２８では、試験パター
ン発生器２２から出力された４サイクル分の並列信号
を、各周期内で直列に出力するように変換する。次に、
波形整形器１３で試験に必要な波形に整形し、被試験メ
モリ１０に印加する。被試験メモリ１０から読み出され
たデータは、直列−並列変換器２９で、４サイクル分の
データを並列に変換する。また、試験パターン発生器２
２からは、被試験メモリ１０の出力データと比較するた
めの期待値データが出力される。論理比較器２４では、
これら４サイクル分のデータの一致、不一致の比較を
し、被試験メモリ１０の良否判定を行う。
【０００６】図６に図５で示した４ウェイ・インターリ
ーブ方式を用いた半導体メモリ試験装置のタイミング図
を示す。タイミング発生器１１からの基準クロックに同
期して、試験パターン発生器２２では、４サイクル分の
アドレス、データ、制御信号を並列に、それぞれ周期Ｔ
１で、次に周期Ｔ２で発生させる。その時の、周期Ｔ１
で発生させる出力信号をそれぞれＡ、Ｂ、Ｃ、Ｄとし、
周期Ｔ２で発生させる出力信号をそれぞれＥ、Ｆ、Ｇ、
Ｈとする。並列−直列変換器２８では、上記出力信号を
周期Ｔ１及びＴ２の間にそれぞれ直列に出力するように
変換する。即ち、周期Ｔ１で４サイクル分を並列に発生
させたＡ、Ｂ、Ｃ、Ｄを、周期ＴａでＡを、周期Ｔｂで
Ｂを、周期ＴｃでＣを、周期ＴｄでＤを出力するように
変換し、同様に、周期Ｔ２で４サイクル分を並列に発生
させたＥ、Ｆ、Ｇ、Ｈを、周期ＴｅでＥを、周期Ｔｆで
Ｆを、周期ＴｇでＧを、周期ＴｈでＨを出力するように
変換する。次に、波形整形器１３で試験に必要な波形に
整形して、被試験メモリ１０に印加する。
ーブ方式を用いた半導体メモリ試験装置のタイミング図
を示す。タイミング発生器１１からの基準クロックに同
期して、試験パターン発生器２２では、４サイクル分の
アドレス、データ、制御信号を並列に、それぞれ周期Ｔ
１で、次に周期Ｔ２で発生させる。その時の、周期Ｔ１
で発生させる出力信号をそれぞれＡ、Ｂ、Ｃ、Ｄとし、
周期Ｔ２で発生させる出力信号をそれぞれＥ、Ｆ、Ｇ、
Ｈとする。並列−直列変換器２８では、上記出力信号を
周期Ｔ１及びＴ２の間にそれぞれ直列に出力するように
変換する。即ち、周期Ｔ１で４サイクル分を並列に発生
させたＡ、Ｂ、Ｃ、Ｄを、周期ＴａでＡを、周期Ｔｂで
Ｂを、周期ＴｃでＣを、周期ＴｄでＤを出力するように
変換し、同様に、周期Ｔ２で４サイクル分を並列に発生
させたＥ、Ｆ、Ｇ、Ｈを、周期ＴｅでＥを、周期Ｔｆで
Ｆを、周期ＴｇでＧを、周期ＴｈでＨを出力するように
変換する。次に、波形整形器１３で試験に必要な波形に
整形して、被試験メモリ１０に印加する。
【０００７】被試験メモリ１０から読み出されたデータ
を、周期Ｔａ〜Ｔｈにおいてそれぞれａ〜ｈであったと
する。周期Ｔａ〜Ｔｈで直列に読み出されたａ〜ｈを、
直列−並列変換器２９で、周期Ｔ１でａ〜ｄのデータを
並列に、周期Ｔ２でｅ〜ｈのデータを並列に出力するよ
うに変換する。また、試験パターン発生器２２からは、
上記出力データと比較するための期待値データも出力さ
れる。ここで、周期Ｔ１で並列に発生された４サイクル
分の期待値データをａ、ｂ、ｘ、ｄとし、周期Ｔ２で並
列に発生された４サイクル分の期待値データをｘ、ｆ、
ｘ、ｈとする。論理比較器２４では、これらのデータの
一致、不一致により被試験メモリ１０の良否判定を行
う。ここでは、ｃとｘ、ｅとｘ、ｇとｘが不一致である
ことを示している。
を、周期Ｔａ〜Ｔｈにおいてそれぞれａ〜ｈであったと
する。周期Ｔａ〜Ｔｈで直列に読み出されたａ〜ｈを、
直列−並列変換器２９で、周期Ｔ１でａ〜ｄのデータを
並列に、周期Ｔ２でｅ〜ｈのデータを並列に出力するよ
うに変換する。また、試験パターン発生器２２からは、
上記出力データと比較するための期待値データも出力さ
れる。ここで、周期Ｔ１で並列に発生された４サイクル
分の期待値データをａ、ｂ、ｘ、ｄとし、周期Ｔ２で並
列に発生された４サイクル分の期待値データをｘ、ｆ、
ｘ、ｈとする。論理比較器２４では、これらのデータの
一致、不一致により被試験メモリ１０の良否判定を行
う。ここでは、ｃとｘ、ｅとｘ、ｇとｘが不一致である
ことを示している。
【０００８】高速メモリの試験に対応したインターリー
ブ方式を用いた半導体メモリ試験装置では、数サイクル
分の不一致信号が１サイクル中に出力され、これらを一
度にカウントしなければならないが、従来の不一致サイ
クル数カウント回路では、カウントできない。本発明
は、インターリーブ方式を用いた半導体メモリ試験装置
において、数サイクル分の不一致信号を一度にカウント
できる不一致サイクル数カウント回路を実現することを
目的としている。
ブ方式を用いた半導体メモリ試験装置では、数サイクル
分の不一致信号が１サイクル中に出力され、これらを一
度にカウントしなければならないが、従来の不一致サイ
クル数カウント回路では、カウントできない。本発明
は、インターリーブ方式を用いた半導体メモリ試験装置
において、数サイクル分の不一致信号を一度にカウント
できる不一致サイクル数カウント回路を実現することを
目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不一致サイクル数カウント回路は次のよう
に構成される。論理比較器２４から１サイクル毎に並列
に出力される、被試験メモリ１０からの読みだしデータ
と試験パターン発生器２２からの期待値データの比較結
果の不一致を示す複数の信号を入力信号とし、不一致の
数を２進数で出力するキャリーコントロール部３０を設
ける。上記キャリーコントロール部３０の２進数の出力
を入力信号とし、その２進数の値を１サイクル毎に計数
するカウンタ部４０を設ける。任意の値を設定できるフ
ェイル・カウント・レジスタ１６を設ける。上記カウン
タ部４０の出力を上記フェイル・カウント・レジスタ１
６の出力と比較し、一致あるいは超過していることを検
出する一致又は超過検出部２７を設ける。
に、本発明の不一致サイクル数カウント回路は次のよう
に構成される。論理比較器２４から１サイクル毎に並列
に出力される、被試験メモリ１０からの読みだしデータ
と試験パターン発生器２２からの期待値データの比較結
果の不一致を示す複数の信号を入力信号とし、不一致の
数を２進数で出力するキャリーコントロール部３０を設
ける。上記キャリーコントロール部３０の２進数の出力
を入力信号とし、その２進数の値を１サイクル毎に計数
するカウンタ部４０を設ける。任意の値を設定できるフ
ェイル・カウント・レジスタ１６を設ける。上記カウン
タ部４０の出力を上記フェイル・カウント・レジスタ１
６の出力と比較し、一致あるいは超過していることを検
出する一致又は超過検出部２７を設ける。
【００１０】
【作用】上記のように構成された不一致サイクル数カウ
ント回路は、例えば４ウェイ・インターリーブ方式にお
いて次のように動作する。つまり、キャリーコントロー
ル部３０に入力する４個の不一致信号のうち論理１を示
す信号の数を３ビットの２進数に変換する。カウンタ部
４０では３ビットの２進数で入力する＋１〜＋４を加算
制御し、不一致の数を計数している。同様の方法によ
り、８ウェイ・インターリーブ方式、１６ウェイ・イン
ターリーブ方式など、インターリーブ数を変更した回路
も実現でき、更に超高速半導体メモリ試験装置を実現す
る際に、本方式のカウント方式を使用した、多ビット入
力によるカウント回路を実現できる。
ント回路は、例えば４ウェイ・インターリーブ方式にお
いて次のように動作する。つまり、キャリーコントロー
ル部３０に入力する４個の不一致信号のうち論理１を示
す信号の数を３ビットの２進数に変換する。カウンタ部
４０では３ビットの２進数で入力する＋１〜＋４を加算
制御し、不一致の数を計数している。同様の方法によ
り、８ウェイ・インターリーブ方式、１６ウェイ・イン
ターリーブ方式など、インターリーブ数を変更した回路
も実現でき、更に超高速半導体メモリ試験装置を実現す
る際に、本方式のカウント方式を使用した、多ビット入
力によるカウント回路を実現できる。
【００１１】
【実施例】本実施例においては、４ウェイ・インターリ
ーブ方式における不一致サイクル数カウント回路を示す
が、同様の方法により、８ウェイ・インターリーブ方
式、１６ウェイ・インターリーブ方式など、インターリ
ーブ数を変更した回路も実現でき、更に超高速半導体メ
モリ試験装置を実現する際に、本方式のカウント方式を
使用した、多ビット入力によるカウント回路を実現でき
る。
ーブ方式における不一致サイクル数カウント回路を示す
が、同様の方法により、８ウェイ・インターリーブ方
式、１６ウェイ・インターリーブ方式など、インターリ
ーブ数を変更した回路も実現でき、更に超高速半導体メ
モリ試験装置を実現する際に、本方式のカウント方式を
使用した、多ビット入力によるカウント回路を実現でき
る。
【００１２】図１に４ウェイ・インターリーブ方式にお
ける不一致サイクル数カウント回路を示す。本回路は、
論理比較器２４から１サイクルに並列に出力される比較
結果の不一致を示す信号ＦＡＩＬ１〜ＦＡＩＬ４を入力
信号として、その信号がＨレベルになった数をＰＬＵＳ
１、ＰＬＵＳ２及びＰＬＵＳ４で出力するキャリーコン
トロール部３０と、ＰＬＵＳ１、ＰＬＵＳ２及びＰＬＵ
Ｓ４を入力信号とし、＋１〜＋４を実行する＋１〜＋４
カウンタ部４０と、任意の値を設定できるフェイル・カ
ウント・レジスタ１６と、＋１〜＋４カウンタ部４０の
出力をフェイル・カウント・レジスタ１６の出力と比較
し、一致又は超過していることを検出する一致又は超過
検出部２７とで構成される。
ける不一致サイクル数カウント回路を示す。本回路は、
論理比較器２４から１サイクルに並列に出力される比較
結果の不一致を示す信号ＦＡＩＬ１〜ＦＡＩＬ４を入力
信号として、その信号がＨレベルになった数をＰＬＵＳ
１、ＰＬＵＳ２及びＰＬＵＳ４で出力するキャリーコン
トロール部３０と、ＰＬＵＳ１、ＰＬＵＳ２及びＰＬＵ
Ｓ４を入力信号とし、＋１〜＋４を実行する＋１〜＋４
カウンタ部４０と、任意の値を設定できるフェイル・カ
ウント・レジスタ１６と、＋１〜＋４カウンタ部４０の
出力をフェイル・カウント・レジスタ１６の出力と比較
し、一致又は超過していることを検出する一致又は超過
検出部２７とで構成される。
【００１３】図２にキャリーコントロール部３０の一実
施例を示す。この回路においては、入力信号ＦＡＩＬ１
〜ＦＡＩＬ４の内、いずれか１入力が不一致の場合、Ｐ
ＬＵＳ１＝１、ＰＬＵＳ２＝０、ＰＬＵＳ４＝０を出力
し、いずれか２入力が不一致の場合、ＰＬＵＳ１＝０、
ＰＬＵＳ２＝１、ＰＬＵＳ４＝０を出力し、いずれか３
入力が不一致の場合、ＰＬＵＳ１＝１、ＰＬＵＳ２＝
１、ＰＬＵＳ４＝０を出力し、４入力全てが不一致の場
合、ＰＬＵＳ１＝０、ＰＬＵＳ２＝０、ＰＬＵＳ４＝１
を出力し、４入力全てが不一致でない場合、ＰＬＵＳ１
＝０、ＰＬＵＳ２＝０、ＰＬＵＳ４＝０を出力するよう
に構成している。
施例を示す。この回路においては、入力信号ＦＡＩＬ１
〜ＦＡＩＬ４の内、いずれか１入力が不一致の場合、Ｐ
ＬＵＳ１＝１、ＰＬＵＳ２＝０、ＰＬＵＳ４＝０を出力
し、いずれか２入力が不一致の場合、ＰＬＵＳ１＝０、
ＰＬＵＳ２＝１、ＰＬＵＳ４＝０を出力し、いずれか３
入力が不一致の場合、ＰＬＵＳ１＝１、ＰＬＵＳ２＝
１、ＰＬＵＳ４＝０を出力し、４入力全てが不一致の場
合、ＰＬＵＳ１＝０、ＰＬＵＳ２＝０、ＰＬＵＳ４＝１
を出力し、４入力全てが不一致でない場合、ＰＬＵＳ１
＝０、ＰＬＵＳ２＝０、ＰＬＵＳ４＝０を出力するよう
に構成している。
【００１４】図３に＋１〜＋４カウンタ部４０の一実施
例を示す。この回路においては、ＰＬＵＳ１＝０、ＰＬ
ＵＳ２＝０、ＰＬＵＳ４＝０の時カウント・アップせ
ず、ＰＬＵＳ１＝１、ＰＬＵＳ２＝０、ＰＬＵＳ４＝０
の時カウンタを＋１し、ＰＬＵＳ１＝０、ＰＬＵＳ２＝
１、ＰＬＵＳ４＝０の時カウンタを＋２し、ＰＬＵＳ１
＝１、ＰＬＵＳ２＝１、ＰＬＵＳ４＝０の時カウンタを
＋３し、ＰＬＵＳ１＝０、ＰＬＵＳ２＝０、ＰＬＵＳ４
＝１の時カウンタを＋４するように構成している。つま
り、本カウント方式は、ＰＬＵＳ１、ＰＬＵＳ２、ＰＬ
ＵＳ４の信号とカウント直前のＱ７〜Ｑ０の信号の組み
合わせにより、カウント・アップ無し及び＋１〜＋４ま
でのカウント・アップを１サイクルで行うことができ
る。
例を示す。この回路においては、ＰＬＵＳ１＝０、ＰＬ
ＵＳ２＝０、ＰＬＵＳ４＝０の時カウント・アップせ
ず、ＰＬＵＳ１＝１、ＰＬＵＳ２＝０、ＰＬＵＳ４＝０
の時カウンタを＋１し、ＰＬＵＳ１＝０、ＰＬＵＳ２＝
１、ＰＬＵＳ４＝０の時カウンタを＋２し、ＰＬＵＳ１
＝１、ＰＬＵＳ２＝１、ＰＬＵＳ４＝０の時カウンタを
＋３し、ＰＬＵＳ１＝０、ＰＬＵＳ２＝０、ＰＬＵＳ４
＝１の時カウンタを＋４するように構成している。つま
り、本カウント方式は、ＰＬＵＳ１、ＰＬＵＳ２、ＰＬ
ＵＳ４の信号とカウント直前のＱ７〜Ｑ０の信号の組み
合わせにより、カウント・アップ無し及び＋１〜＋４ま
でのカウント・アップを１サイクルで行うことができ
る。
【００１５】図４に以上説明したキャリーコントロール
部３０と＋１〜＋４カウンタ部４０の入出力信号の関係
を示す。キャリーコントロール部３０に入力する不一致
信号ＦＡＩＬ１〜ＦＡＩＬ４のうち論理１を示す信号の
数をＰＬＵＳ１、ＰＬＵＳ２及びＰＬＵＳ４で表現し、
その数だけ＋１〜＋４カウンタ部４０でカウント・アッ
プしている。
部３０と＋１〜＋４カウンタ部４０の入出力信号の関係
を示す。キャリーコントロール部３０に入力する不一致
信号ＦＡＩＬ１〜ＦＡＩＬ４のうち論理１を示す信号の
数をＰＬＵＳ１、ＰＬＵＳ２及びＰＬＵＳ４で表現し、
その数だけ＋１〜＋４カウンタ部４０でカウント・アッ
プしている。
【００１６】
【発明の効果】本発明は、以上説明したように構成され
ているので、多ビット入力によるカウント回路を使用
し、４ウェイ・インターリーブ方式、８ウェイ・インタ
ーリーブ方式、１６ウェイ・インターリーブ方式のよう
なインターリーブ方式によって、動作速度が高速化する
半導体メモリの試験が可能な半導体メモリ試験装置を実
現することができる。
ているので、多ビット入力によるカウント回路を使用
し、４ウェイ・インターリーブ方式、８ウェイ・インタ
ーリーブ方式、１６ウェイ・インターリーブ方式のよう
なインターリーブ方式によって、動作速度が高速化する
半導体メモリの試験が可能な半導体メモリ試験装置を実
現することができる。
【図１】本発明の不一致サイクル数カウント回路の一実
施例を示す回路ブロック図である。
施例を示す回路ブロック図である。
【図２】本発明のキャリーコントロール部の一実施例を
示す回路ブロック図である。
示す回路ブロック図である。
【図３】本発明のカウンタ部の一実施例を示す回路ブロ
ック図である。
ック図である。
【図４】本発明の不一致サイクル数カウント回路におい
て、入力信号とカウンタ動作の関係を説明した説明図で
ある。
て、入力信号とカウンタ動作の関係を説明した説明図で
ある。
【図５】４ウェイ・インターリーブ方式を用いた半導体
メモリ試験装置の概略ブロック図である。
メモリ試験装置の概略ブロック図である。
【図６】４ウェイ・インターリーブ方式を用いた半導体
メモリ試験装置の各部出力状態遷移図である。
メモリ試験装置の各部出力状態遷移図である。
【図７】従来の半導体メモリ試験装置の概略ブロック図
である。
である。
【図８】従来の不一致サイクル数カウント回路のブロッ
ク図である。
ク図である。
１０ 被試験メモリ １１ タイミング発生器 １２、２２ 試験パターン発生器 １３ 波形整形器 １４、２４ 論理比較器 １５、４０ カウンタ部 １６ フェイル・カウント・レジスタ １７ 一致検出部 ２７ 一致又は超過検出部 ２８ 並列−直列変換器 ２９ 直列−並列変換器 ３０ キャリーコントロール部
Claims (2)
- 【請求項１】 被試験メモリ（１０）から読みだしたデ
ータと、試験パターン発生器（２２）からの期待値デー
タを比較し、その一致、不一致を判定する論理比較器
（２４）の不一致出力サイクル数を計数する回路におい
て、 上記論理比較器（２４）から１サイクルに並列に出力さ
れる比較結果の不一致を示す複数の信号を入力信号と
し、不一致の数を２進数で出力するキャリーコントロー
ル部（３０）を設け、 上記キャリーコントロール部（３０）の２進数の出力を
入力信号とし、その２進数の値を１サイクル毎に計数す
るカウンタ部（４０）を設け、 任意の値を設定できるフェイル・カウント・レジスタ
（１６）を設け、 上記カウンタ部（４０）の出力を上記フェイル・カウン
ト・レジスタ（１６）の出力と比較し、一致あるいは超
過していることを検出する一致又は超過検出部（２７）
を設け、 たことを特徴とする半導体メモリ試験装置。 - 【請求項２】 被試験メモリ（１０）から読みだしたデ
ータと、試験パターン発生器（２２）からの期待値デー
タを比較し、その一致、不一致を判定する論理比較器
（２４）の不一致出力サイクル数を計数する回路におい
て、 上記論理比較器（２４）から１サイクルに並列に出力さ
れる比較結果の不一致を示す４個の信号を入力信号と
し、不一致の数を３ビットの２進数で出力するキャリー
コントロール部（３０）を設け、 上記キャリーコントロール部（３０）の３ビットの２進
数の出力を入力信号とし、その２進数の値を１サイクル
毎に加算する＋１〜＋４加算のカウンタ部（４０）を設
け、 任意の値を設定できるフェイル・カウント・レジスタ
（１６）を設け、 上記カウンタ部（４０）の出力を上記フェイル・カウン
ト・レジスタ（１６）の出力と比較し、一致あるいは超
過していることを検出する一致又は超過検出部（２７）
を設け、 たことを特徴とする半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30678394A JP3497259B2 (ja) | 1994-11-16 | 1994-11-16 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30678394A JP3497259B2 (ja) | 1994-11-16 | 1994-11-16 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08146094A true JPH08146094A (ja) | 1996-06-07 |
| JP3497259B2 JP3497259B2 (ja) | 2004-02-16 |
Family
ID=17961211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1994
- 1994-11-16 JP JP30678394A patent/JP3497259B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007108303A1 (ja) * | 2006-03-17 | 2007-09-27 | Advantest Corporation | 試験装置及びパフォーマンスボード |
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