JP3329158B2 - ビット誤り測定回路 - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 7
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- 238000011156 evaluation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】この発明はビットエラー評価
装置に関するものであり、より具体的には送信装置側よ
り送られてきた疑似ランダムパターン（以下、ＰＮパタ
ーンという。）を、受信装置内に持つＰＮパターン発生
回路の発生する基準のＰＮパターンと比較することによ
りビット誤りを測定するビット誤り測定回路についての
ものである。
装置に関するものであり、より具体的には送信装置側よ
り送られてきた疑似ランダムパターン（以下、ＰＮパタ
ーンという。）を、受信装置内に持つＰＮパターン発生
回路の発生する基準のＰＮパターンと比較することによ
りビット誤りを測定するビット誤り測定回路についての
ものである。
【０００２】
【従来の技術】通信用のデバイス、伝送装置、伝送線路
等の試験には、ＰＮパターンが良く使用される。ＰＮパ
ターンを送信、受信して試験を行う試験評価装置におい
て、受信装置では受信したデータと内部で発生する基準
データとの同期を取り、受信したデータと基準データと
の比較を行い、誤っているビット数をカウントし、受信
データの評価を行なっている。
等の試験には、ＰＮパターンが良く使用される。ＰＮパ
ターンを送信、受信して試験を行う試験評価装置におい
て、受信装置では受信したデータと内部で発生する基準
データとの同期を取り、受信したデータと基準データと
の比較を行い、誤っているビット数をカウントし、受信
データの評価を行なっている。
【０００３】すなわち、この種の試験では、送信装置で
発生したＰＮパターンは、デバイス、あるいは伝送装置
等を経由して受信装置で受信される。そして、受信装置
で受信されたＰＮパターンは、受信装置内のＰＮパター
ン発生回路のＰＮパターン発生回路の発生する基準のＰ
Ｎパターンと比較され、受信データのビット誤りの発生
数が計数出力される。
発生したＰＮパターンは、デバイス、あるいは伝送装置
等を経由して受信装置で受信される。そして、受信装置
で受信されたＰＮパターンは、受信装置内のＰＮパター
ン発生回路のＰＮパターン発生回路の発生する基準のＰ
Ｎパターンと比較され、受信データのビット誤りの発生
数が計数出力される。
【０００４】次に、受信データのビット誤りの発生数を
カウントするエラー測定回路の従来技術を説明する。図
２は従来技術におけるエラー測定回路のブロック図であ
る。図２において、１は受信データ入力端子、２はビッ
ト誤りカウント値出力端子、３は同期引き込み回路、４
は基準ＰＮパターン発生回路、５は比較回路、６はビッ
ト誤りカウンタ回路、１０ａは受信データのＰＮ段数を
設定するＰＮ段数設定入力端子、１０ｂは受信データが
正論理か負論理かを設定する論理設定入力端子である。
カウントするエラー測定回路の従来技術を説明する。図
２は従来技術におけるエラー測定回路のブロック図であ
る。図２において、１は受信データ入力端子、２はビッ
ト誤りカウント値出力端子、３は同期引き込み回路、４
は基準ＰＮパターン発生回路、５は比較回路、６はビッ
ト誤りカウンタ回路、１０ａは受信データのＰＮ段数を
設定するＰＮ段数設定入力端子、１０ｂは受信データが
正論理か負論理かを設定する論理設定入力端子である。
【０００５】受信装置で受信されたＰＮパターンは、受
信データ入力端子１に入力される。同期引き込み回路３
は、受信されたＰＮパターンを監視し、基準ＰＮパター
ン発生回路４が受信されるＰＮパターンに同期したＰＮ
パターンを出力するように、制御信号を出力して基準Ｐ
Ｎパターン発生回路４を制御する。比較回路５は受信デ
ータ入力端子１に入力されるＰＮパターンと基準ＰＮパ
ターン発生回路４が出力するＰＮパターンとの比較を行
い、異なっているビットの数だけパルスを出力する。ビ
ット誤りカウンタ回路６は比較回路５の出力するパルス
の数を計数し、カウント値をビット誤りカウント値出力
端子２に出力する。
信データ入力端子１に入力される。同期引き込み回路３
は、受信されたＰＮパターンを監視し、基準ＰＮパター
ン発生回路４が受信されるＰＮパターンに同期したＰＮ
パターンを出力するように、制御信号を出力して基準Ｐ
Ｎパターン発生回路４を制御する。比較回路５は受信デ
ータ入力端子１に入力されるＰＮパターンと基準ＰＮパ
ターン発生回路４が出力するＰＮパターンとの比較を行
い、異なっているビットの数だけパルスを出力する。ビ
ット誤りカウンタ回路６は比較回路５の出力するパルス
の数を計数し、カウント値をビット誤りカウント値出力
端子２に出力する。
【０００６】次に、基準ＰＮパターン発生回路４につい
て説明する。図３は基準ＰＮパターン発生回路４の構成
例を示す回路図である。図３において、１１はクロック
入力端子、１２は基準ＰＮパターン出力端子、１３はＰ
Ｎ段数設定入力端子、１４は排他的論理和演算回路、１
５−１，１５−２はセレクト回路、１６−１，１６−
２，・・・，１６−ｍ，１６−ｎはフリップフロップ回
路（ＦＦ）、１７は論理反転回路、１８は論理設定入力
端子である。
て説明する。図３は基準ＰＮパターン発生回路４の構成
例を示す回路図である。図３において、１１はクロック
入力端子、１２は基準ＰＮパターン出力端子、１３はＰ
Ｎ段数設定入力端子、１４は排他的論理和演算回路、１
５−１，１５−２はセレクト回路、１６−１，１６−
２，・・・，１６−ｍ，１６−ｎはフリップフロップ回
路（ＦＦ）、１７は論理反転回路、１８は論理設定入力
端子である。
【０００７】通常、ＰＮパターン発生回路はフリップフ
ロップ回路１６−１，１６−２，・・・，１６−ｍ，１
６−ｎのシフトレジスタと、これらフリップフロップ回
路１６の２つの出力の排他的論理和を初段のフリップフ
ロップ回路１６−１の入力に出力する排他的論理和演算
回路１４により構成される。また、排他的論理和演算回
路１４に入力される２入力の信号を変えることにより、
図４に示すように周期が異なるＰＮパターンが出力され
る。
ロップ回路１６−１，１６−２，・・・，１６−ｍ，１
６−ｎのシフトレジスタと、これらフリップフロップ回
路１６の２つの出力の排他的論理和を初段のフリップフ
ロップ回路１６−１の入力に出力する排他的論理和演算
回路１４により構成される。また、排他的論理和演算回
路１４に入力される２入力の信号を変えることにより、
図４に示すように周期が異なるＰＮパターンが出力され
る。
【０００８】図４には、その各ＰＮ段数のＰＮパターン
の時の排他的論理和の演算方法の例を示す。図４は、例
えばＰＮ７段のＰＮパターンを発生する時には、６段目
のフリップフロップ回路１６−６と７段目のフリップフ
ロップ回路１６−７の出力の排他的論理和を初段のフリ
ップフロップ回路１６−１の入力することを意味する。
図４のようにＰＮパターンは、段数によりその周期が変
わり、例えば、ＰＮａ段のＰＮパターンでは（２a−
１）ビットの周期を持つ。
の時の排他的論理和の演算方法の例を示す。図４は、例
えばＰＮ７段のＰＮパターンを発生する時には、６段目
のフリップフロップ回路１６−６と７段目のフリップフ
ロップ回路１６−７の出力の排他的論理和を初段のフリ
ップフロップ回路１６−１の入力することを意味する。
図４のようにＰＮパターンは、段数によりその周期が変
わり、例えば、ＰＮａ段のＰＮパターンでは（２a−
１）ビットの周期を持つ。
【０００９】図３の基準ＰＮパターン発生回路４の回路
図では、排他的論理和演算回路１４の２入力信号を、そ
れぞれセレクト回路１５−１，１５−２で切り替えるこ
とにより、発生させるＰＮパターンの段数を変化させて
いる。すなわち、ＰＮ段数設定入力端子１３の信号によ
り、セレクト回路１５−１，１５−２が切り替わり、複
数のＰＮ段数のＰＮパターンが最終段のフリップフロッ
プ１６−ｎの出力に出力される。
図では、排他的論理和演算回路１４の２入力信号を、そ
れぞれセレクト回路１５−１，１５−２で切り替えるこ
とにより、発生させるＰＮパターンの段数を変化させて
いる。すなわち、ＰＮ段数設定入力端子１３の信号によ
り、セレクト回路１５−１，１５−２が切り替わり、複
数のＰＮ段数のＰＮパターンが最終段のフリップフロッ
プ１６−ｎの出力に出力される。
【００１０】論理反転回路１７は、最終段のフリップフ
ロップ１６−ｎの出力を論理設定入力端子１８に入力さ
れたデータに応じて、そのまま出力したり、反転して出
力させる。したがって、論理設定入力端子１８により、
基準ＰＮパターン発生回路４は正論理のＰＮパターンを
出力したり、負論理のＰＮパターンを出力する。
ロップ１６−ｎの出力を論理設定入力端子１８に入力さ
れたデータに応じて、そのまま出力したり、反転して出
力させる。したがって、論理設定入力端子１８により、
基準ＰＮパターン発生回路４は正論理のＰＮパターンを
出力したり、負論理のＰＮパターンを出力する。
【００１１】図２に示す従来のビット誤り測定回路で
は、ＰＮ段数設定入力端子１０ａ、論理設定入力端子１
０ｂは、図３の基準ＰＮパターン発生回路４のＰＮ段数
設定入力端子１３、論理設定入力端子１８にそれぞれ相
当する。従来技術では、ビットエラーの測定を行う際、
受信データとして入力されるＰＮパターンのＰＮ段数と
論理を、ＰＮ段数設定入力端子１０ａと論理設定入力端
子１０ｂに外部より設定していた。
は、ＰＮ段数設定入力端子１０ａ、論理設定入力端子１
０ｂは、図３の基準ＰＮパターン発生回路４のＰＮ段数
設定入力端子１３、論理設定入力端子１８にそれぞれ相
当する。従来技術では、ビットエラーの測定を行う際、
受信データとして入力されるＰＮパターンのＰＮ段数と
論理を、ＰＮ段数設定入力端子１０ａと論理設定入力端
子１０ｂに外部より設定していた。
【００１２】
【発明が解決しようとする課題】しかし、従来の構成に
よるビット誤り測定回路では、ＰＮ段数設定入力端子１
０ａと論理設定入力端子１０ｂに受信データ入力端子１
に入力されているＰＮパターンのＰＮ段数と論理を入力
しなければ、基準ＰＮパターン発生回路４が受信データ
に同期したＰＮパターンを発生しないので、ビット誤り
の測定は行えなかった。このため、送られてくるＰＮパ
ターンのＰＮ段数及び論理をあらかじめ知っておく必要
があるとともに、これらを間違って設定した場合にはビ
ット誤りの測定が行えなくなるという問題があった。
よるビット誤り測定回路では、ＰＮ段数設定入力端子１
０ａと論理設定入力端子１０ｂに受信データ入力端子１
に入力されているＰＮパターンのＰＮ段数と論理を入力
しなければ、基準ＰＮパターン発生回路４が受信データ
に同期したＰＮパターンを発生しないので、ビット誤り
の測定は行えなかった。このため、送られてくるＰＮパ
ターンのＰＮ段数及び論理をあらかじめ知っておく必要
があるとともに、これらを間違って設定した場合にはビ
ット誤りの測定が行えなくなるという問題があった。
【００１３】この発明は、入力された受信データのＰＮ
段数及び論理を自動的に認識・設定することにより、Ｐ
Ｎ段数及び論理を外部より設定することなく受信したＰ
Ｎデータのビット誤りの測定を行うことができるビット
誤り測定回路を提供することを目的とする。
段数及び論理を自動的に認識・設定することにより、Ｐ
Ｎ段数及び論理を外部より設定することなく受信したＰ
Ｎデータのビット誤りの測定を行うことができるビット
誤り測定回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するた
め、この発明は、送信側より送られてきた第１の疑似ラ
ンダムパターンを内部で生成した第２の疑似ランダムパ
ターンと比較することによりビット誤りを測定するビッ
ト誤り測定回路は、第１の疑似ランダムパターンの論理
０の連続するパターンのビット数をカウントしてその中
で最長のビットを保持し出力する０連続検出回路７と、
第１の疑似ランダムパターンの論理１の連続するパター
ンのビット数をカウントしてその中で最長のビットを保
持し出力する１連続検出回路８と、０連続検出回路７と
１連続検出回路８の出力を入力してこれら２つの入力か
ら第１の疑似ランダムパターンの段数及び論理を求める
疑似ランダムパターン段数検出回路９と、第１の疑似ラ
ンダムパターンを監視して第２の疑似ランダムパターン
に同期するための制御信号を出力する同期引き込み回路
３と、同期引き込み回路３から制御信号を、疑似ランダ
ムパターン段数検出回路９から前記第１の疑似ランダム
パターンの段数及び論理をそれぞれ入力してこの第１の
疑似ランダムパターンと同じ段数及び論理の第２の疑似
ランダムパターンを生成する基準疑似ランダムパターン
発生回路４と、第１の疑似ランダムパターンと基準疑似
ランダムパターン発生回路４で生成された第２の疑似ラ
ンダムパターンとを比較してこれらパターンの異なって
いるビットの数だけパルスを出力する比較回路５と、比
較回路５で出力されたパルスの数を計数してそのカウン
ト値を出力するビット誤りカウント回路６とを有する。
め、この発明は、送信側より送られてきた第１の疑似ラ
ンダムパターンを内部で生成した第２の疑似ランダムパ
ターンと比較することによりビット誤りを測定するビッ
ト誤り測定回路は、第１の疑似ランダムパターンの論理
０の連続するパターンのビット数をカウントしてその中
で最長のビットを保持し出力する０連続検出回路７と、
第１の疑似ランダムパターンの論理１の連続するパター
ンのビット数をカウントしてその中で最長のビットを保
持し出力する１連続検出回路８と、０連続検出回路７と
１連続検出回路８の出力を入力してこれら２つの入力か
ら第１の疑似ランダムパターンの段数及び論理を求める
疑似ランダムパターン段数検出回路９と、第１の疑似ラ
ンダムパターンを監視して第２の疑似ランダムパターン
に同期するための制御信号を出力する同期引き込み回路
３と、同期引き込み回路３から制御信号を、疑似ランダ
ムパターン段数検出回路９から前記第１の疑似ランダム
パターンの段数及び論理をそれぞれ入力してこの第１の
疑似ランダムパターンと同じ段数及び論理の第２の疑似
ランダムパターンを生成する基準疑似ランダムパターン
発生回路４と、第１の疑似ランダムパターンと基準疑似
ランダムパターン発生回路４で生成された第２の疑似ラ
ンダムパターンとを比較してこれらパターンの異なって
いるビットの数だけパルスを出力する比較回路５と、比
較回路５で出力されたパルスの数を計数してそのカウン
ト値を出力するビット誤りカウント回路６とを有する。
【００１５】
【発明の実施の形態】次に、この発明によるビット誤り
測定回路の実施の形態を詳細に説明する。図１は、この
発明におけるビット誤り測定回路の実施の形態を示す構
成図である。図１に示すように本実施の形態におけるビ
ット誤り測定回路は、図２に示した従来のビット誤り測
定回路に、０連続検出回路７、１連続検出回路８及びＰ
Ｎ段数検出回路９を付加したものであり、これら回路に
よりＰＮ段数及び論理を自動的に設定するよう構成され
ている。
測定回路の実施の形態を詳細に説明する。図１は、この
発明におけるビット誤り測定回路の実施の形態を示す構
成図である。図１に示すように本実施の形態におけるビ
ット誤り測定回路は、図２に示した従来のビット誤り測
定回路に、０連続検出回路７、１連続検出回路８及びＰ
Ｎ段数検出回路９を付加したものであり、これら回路に
よりＰＮ段数及び論理を自動的に設定するよう構成され
ている。
【００１６】０連続検出回路７、１連続検出回路８は、
受信データ入力端子１に受信データが入力されると、受
信データの論理０、１の連続するパターンのビット数を
カウントし、そのうち、最長の論理０、１の連続するパ
ターンのビット数を保持し出力する。
受信データ入力端子１に受信データが入力されると、受
信データの論理０、１の連続するパターンのビット数を
カウントし、そのうち、最長の論理０、１の連続するパ
ターンのビット数を保持し出力する。
【００１７】すなわち、０連続検出回路７は受信データ
入力端子１に入力される受信データを監視し、受信デー
タ中の０の連続するパターンのうち最長の０連続パター
ンのビット数をカウントし、そのカウント値を出力す
る。同様に、１連続検出パターン８は受信データ入力端
子１に入力される受信データを監視し、受信データ中の
１の連続するパターンのうち最長の１連続パターンのビ
ット数をカウントし、そのカウント値を出力する。
入力端子１に入力される受信データを監視し、受信デー
タ中の０の連続するパターンのうち最長の０連続パター
ンのビット数をカウントし、そのカウント値を出力す
る。同様に、１連続検出パターン８は受信データ入力端
子１に入力される受信データを監視し、受信データ中の
１の連続するパターンのうち最長の１連続パターンのビ
ット数をカウントし、そのカウント値を出力する。
【００１８】ＰＮ段数検出回路９は、０連続検出回路
７、１連続検出回路８の出力結果より受信データのＰＮ
段数と論理を求め、基準ＰＮパターン発生回路４のＰＮ
段数と論理を設定する。すなわち、ＰＮ段数検出回路９
では０連続検出回路７、１連続検出回路８の出力から、
それぞれの出力の差が１で、１連続検出回路８の出力の
方が大きい時には正論理、０連続検出回路７の出力の方
が大きい時には負論理であり、大きい方の出力の値がＰ
Ｎ段数の値になる事からＰＮ段数を求める。ＰＮ段数検
出回路９は受信データのＰＮ段数、論理を求めたら、基
準ＰＮパターン発生回路４のＰＮ段数、論理を設定す
る。
７、１連続検出回路８の出力結果より受信データのＰＮ
段数と論理を求め、基準ＰＮパターン発生回路４のＰＮ
段数と論理を設定する。すなわち、ＰＮ段数検出回路９
では０連続検出回路７、１連続検出回路８の出力から、
それぞれの出力の差が１で、１連続検出回路８の出力の
方が大きい時には正論理、０連続検出回路７の出力の方
が大きい時には負論理であり、大きい方の出力の値がＰ
Ｎ段数の値になる事からＰＮ段数を求める。ＰＮ段数検
出回路９は受信データのＰＮ段数、論理を求めたら、基
準ＰＮパターン発生回路４のＰＮ段数、論理を設定す
る。
【００１９】ＰＮ段数検出回路９の出力するＰＮ段数、
論理は、図２の従来例においてＰＮ段数設定入力端子１
０ａ、論理設定入力端子１０ｂに相当する。従って、基
準ＰＮパターン発生回路４のＰＮ段数の設定が行われた
後は、従来例で説明したように、同期引き込み回路３が
基準ＰＮパターン発生回路４が受信データに同期した信
号が得られるように制御を行い、比較回路５で受信デー
タと基準データの比較を行う。そして、比較回路５の出
力するパルス数をビット誤りカウンタ回路６がカウント
し、カウント値をビット誤りカウント値に出力すること
によりビット誤りの測定を行う。
論理は、図２の従来例においてＰＮ段数設定入力端子１
０ａ、論理設定入力端子１０ｂに相当する。従って、基
準ＰＮパターン発生回路４のＰＮ段数の設定が行われた
後は、従来例で説明したように、同期引き込み回路３が
基準ＰＮパターン発生回路４が受信データに同期した信
号が得られるように制御を行い、比較回路５で受信デー
タと基準データの比較を行う。そして、比較回路５の出
力するパルス数をビット誤りカウンタ回路６がカウント
し、カウント値をビット誤りカウント値に出力すること
によりビット誤りの測定を行う。
【００２０】ＰＮパターンにおいて、例えば（２a−
１）ビットの周期を持つ正論理のＰＮａ段のＰＮパター
ンでは、図５のようなパターンを１周期内に持つという
性質がある。図５では、正論理のＰＮａ段のＰＮパター
ンは、論理１のａビット連続のパターンが１周期中に１
個存在し、論理０のａビット連続のパターンは１つも存
在しない事を示している。また、論理１の（ａ−１）ビ
ット連続のパターンは存在せず、論理０の（ａ−１）ビ
ット連続のパターンは１周期中に１個存在することを示
している。以下、同様にして、論理１の１連続パター
ン、すなわち、論理１の１ビットのみのパターンは１周
期中に２(a-3)個存在し、論理０の１ビットのみのパタ
ーンは１周期中に２(a-3)個存在する事を示している。
１）ビットの周期を持つ正論理のＰＮａ段のＰＮパター
ンでは、図５のようなパターンを１周期内に持つという
性質がある。図５では、正論理のＰＮａ段のＰＮパター
ンは、論理１のａビット連続のパターンが１周期中に１
個存在し、論理０のａビット連続のパターンは１つも存
在しない事を示している。また、論理１の（ａ−１）ビ
ット連続のパターンは存在せず、論理０の（ａ−１）ビ
ット連続のパターンは１周期中に１個存在することを示
している。以下、同様にして、論理１の１連続パター
ン、すなわち、論理１の１ビットのみのパターンは１周
期中に２(a-3)個存在し、論理０の１ビットのみのパタ
ーンは１周期中に２(a-3)個存在する事を示している。
【００２１】また、ＰＮａ段の負論理のＰＮパターンで
は、正論理のＰＮパターンの論理を反転しているので、
１周期内の構成パターンは、図５において論理１パター
ンと論理０パターンの値が逆となる。すなわち、論理０
のａビット連続のパターンと論理１の（ａ−１）ビット
連続のパターンは１周期中に１個存在し、論理１のａビ
ット連続のパターンと論理０の（ａ−１）ビット連続の
パターンは存在しない。
は、正論理のＰＮパターンの論理を反転しているので、
１周期内の構成パターンは、図５において論理１パター
ンと論理０パターンの値が逆となる。すなわち、論理０
のａビット連続のパターンと論理１の（ａ−１）ビット
連続のパターンは１周期中に１個存在し、論理１のａビ
ット連続のパターンと論理０の（ａ−１）ビット連続の
パターンは存在しない。
【００２２】ＰＮパターンの１周期内のパターン構成が
図５で表せられるので、受信されるデータの論理０、及
び、論理１の連続するパターン中で最長のパターンのビ
ット数を検出すれば、受信データのＰＮ段数を検出でき
る。すなわち、受信データ中の論理１の連続するパター
ンの最長のビット数がｂビット、論理０の連続するパタ
ーンの最長のビット数が（ｂ−１）ビットであったとす
ると、受信データは正論理のＰＮｂ段のパターンであ
り、逆に、論理１の最長の連続するパターンのビット数
が（ｂ−１）ビット、論理０の最長の連続するパターン
のビット数がｂビットであったとすると、受信データは
負論理のＰＮｂ段であることが求められる。
図５で表せられるので、受信されるデータの論理０、及
び、論理１の連続するパターン中で最長のパターンのビ
ット数を検出すれば、受信データのＰＮ段数を検出でき
る。すなわち、受信データ中の論理１の連続するパター
ンの最長のビット数がｂビット、論理０の連続するパタ
ーンの最長のビット数が（ｂ−１）ビットであったとす
ると、受信データは正論理のＰＮｂ段のパターンであ
り、逆に、論理１の最長の連続するパターンのビット数
が（ｂ−１）ビット、論理０の最長の連続するパターン
のビット数がｂビットであったとすると、受信データは
負論理のＰＮｂ段であることが求められる。
【００２３】このように、本実施の形態では受信データ
を監視し、論理０及び論理１の連続する最長のパターン
のビット数を検出し、その値から受信データのＰＮ段数
と論理を求め、基準ＰＮパターン発生回路４のＰＮ段数
と論理を設定し、受信データに同期した基準データを発
生させ、ビット誤りの測定を行う。
を監視し、論理０及び論理１の連続する最長のパターン
のビット数を検出し、その値から受信データのＰＮ段数
と論理を求め、基準ＰＮパターン発生回路４のＰＮ段数
と論理を設定し、受信データに同期した基準データを発
生させ、ビット誤りの測定を行う。
【００２４】図６は、図１に示したビット誤り測定回路
の動作例を示すタイムチャートである。図６では、例と
して受信データに入力されるＰＮパターンは図４に示し
たＰＮ７、９、１１、１５、１７、２３段のいずれかが
入力され、今現在、受信データ入力端子１には、正論理
のＰＮ９段のＰＮパターンが入力されているとしてい
る。
の動作例を示すタイムチャートである。図６では、例と
して受信データに入力されるＰＮパターンは図４に示し
たＰＮ７、９、１１、１５、１７、２３段のいずれかが
入力され、今現在、受信データ入力端子１には、正論理
のＰＮ９段のＰＮパターンが入力されているとしてい
る。
【００２５】時刻ｔ０で受信データが入力されると、０
連続検出回路７と１連続検出回路８は受信データの論理
０、１の連続するパターンのビット数をカウントし、そ
の中で、最大のカウント値を保持し出力する。そして、
時刻ｔ１では０連続検出回路７は時刻ｔ０からｔ１の間
の最長の０の連続のパターンのビット数は６であること
を検出し、６を保持し出力している。
連続検出回路７と１連続検出回路８は受信データの論理
０、１の連続するパターンのビット数をカウントし、そ
の中で、最大のカウント値を保持し出力する。そして、
時刻ｔ１では０連続検出回路７は時刻ｔ０からｔ１の間
の最長の０の連続のパターンのビット数は６であること
を検出し、６を保持し出力している。
【００２６】また、１連続検出回路８は時刻ｔ０からｔ
１の間の最長の１の連続のパターンのビット数は９であ
ることを検出し、９を保持し出力している。時刻ｔ１の
時点では、０連続検出回路７と１連続検出回路８の出力
の差が３となっているので、ＰＮ段数検出回路９は受信
データのＰＮ段数、論理を求めることはできない。
１の間の最長の１の連続のパターンのビット数は９であ
ることを検出し、９を保持し出力している。時刻ｔ１の
時点では、０連続検出回路７と１連続検出回路８の出力
の差が３となっているので、ＰＮ段数検出回路９は受信
データのＰＮ段数、論理を求めることはできない。
【００２７】次に、時刻ｔ２では、０連続検出回路７は
受信データ中に８ビット連続した０のパターンを検出し
たので、８を保持し出力した。この時点で、０連続検出
回路７と１連続検出回路８の出力の差が１となり、ＰＮ
段数検出回路９はＰＮ段数を検出できる。ＰＮ段数検出
回路９は、０連続検出回路７の出力が８、１連続検出回
路の出力９であることから、受信データが正論理のＰＮ
９段であることを検出し、基準ＰＮパターン発生回路４
にＰＮ段数、論理を設定する。
受信データ中に８ビット連続した０のパターンを検出し
たので、８を保持し出力した。この時点で、０連続検出
回路７と１連続検出回路８の出力の差が１となり、ＰＮ
段数検出回路９はＰＮ段数を検出できる。ＰＮ段数検出
回路９は、０連続検出回路７の出力が８、１連続検出回
路の出力９であることから、受信データが正論理のＰＮ
９段であることを検出し、基準ＰＮパターン発生回路４
にＰＮ段数、論理を設定する。
【００２８】ＰＮ段数検出回路９はＰＮ段数を出力した
後は、同期引き込み回路３の制御により基準ＰＮパター
ン発生回路４は受信データに同期したＰＮパターンを時
刻ｔ３から出力する。比較回路５とビット誤りカウンタ
回路６によるビット誤り計数は、基準ＰＮパターン発生
回路４が基準ＰＮパターンを出力してから開始する。
後は、同期引き込み回路３の制御により基準ＰＮパター
ン発生回路４は受信データに同期したＰＮパターンを時
刻ｔ３から出力する。比較回路５とビット誤りカウンタ
回路６によるビット誤り計数は、基準ＰＮパターン発生
回路４が基準ＰＮパターンを出力してから開始する。
【００２９】
【発明の効果】この発明のビット誤り測定回路によれ
ば、受信データ入力端子１に入力されているＰＮパター
ンのＰＮ段数及び論理を検出し、基準のＰＮパターンを
発生させているので、外部より受信データのＰＮ段数及
び論理を入力しなくてもよい。したがって、受信データ
が入力されると自動的に受信データのＰＮ段数と論理を
検出し、ビット誤りを測定するビット誤り測定回路を提
供できる。
ば、受信データ入力端子１に入力されているＰＮパター
ンのＰＮ段数及び論理を検出し、基準のＰＮパターンを
発生させているので、外部より受信データのＰＮ段数及
び論理を入力しなくてもよい。したがって、受信データ
が入力されると自動的に受信データのＰＮ段数と論理を
検出し、ビット誤りを測定するビット誤り測定回路を提
供できる。
【図１】この発明によるビット誤り測定回路の実施の形
態の構成を示したブロック図である。
態の構成を示したブロック図である。
【図２】従来技術におけるビット誤り測定回路の構成例
を示すブロック図である。
を示すブロック図である。
【図３】基準ＰＮパターン発生回路の構成を示した回路
図である。
図である。
【図４】各段のＰＮパターンの周期と発生させるための
演算方法を示した表である。
演算方法を示した表である。
【図５】ＰＮａ段の１周期内のパターン構成を示した表
である。
である。
【図６】図１の実施の形態の動作を説明するタイムチャ
ートである。
ートである。
１ 受信データ入力端子 ２ エラーカウント値出力端子 ３ 同期引き込み回路 ４ 基準ＰＮパターン発生回路 ５ 比較回路 ６ ビット誤りカウンタ回路 ７ ０連続検出回路 ８ １連続検出回路 ９ ＰＮ段数検出回路
Claims (3)
- 【請求項１】 送信側より送られてきた第１の疑似ラン
ダムパターンを内部で生成した第２の疑似ランダムパタ
ーンと比較することによりビット誤りを測定するビット
誤り測定回路において、 前記第１の疑似ランダムパターンの論理０の連続するパ
ターンのビット数をカウントし、その中で最長のビット
を保持し出力する０連続検出回路(7) と、 前記第１の疑似ランダムパターンの論理１の連続するパ
ターンのビット数をカウントし、その中で最長のビット
を保持し出力する１連続検出回路(8) と、 ０連続検出回路(7) と１連続検出回路(8) の出力を入力
し、これら２つの入力から前記第１の疑似ランダムパタ
ーンの段数及び論理を求める疑似ランダムパターン段数
検出回路(9) と、 前記第１の疑似ランダムパターンを監視し、前記第２の
疑似ランダムパターンに同期するための制御信号を出力
する同期引き込み回路(3) と、 同期引き込み回路(3) から制御信号を、疑似ランダムパ
ターン段数検出回路(9) から前記第１の疑似ランダムパ
ターンの段数及び論理をそれぞれ入力し、この第１の疑
似ランダムパターンと同じ段数及び論理の前記第２の疑
似ランダムパターンを生成する基準疑似ランダムパター
ン発生回路(4) と、 前記第１の疑似ランダムパターンと基準疑似ランダムパ
ターン発生回路(4) で生成された前記第２の疑似ランダ
ムパターンとを比較し、これらパターンの異なっている
ビットの数だけパルスを出力する比較回路(5) と、 前記比較回路(5) で出力されたパルスの数を計数し、そ
のカウント値を出力するビット誤りカウント回路(6) と
を有することを特徴とするビット誤り測定回路。 - 【請求項２】 請求項１に記載のビット誤り測定回路に
おいて、疑似ランダムパターン段数検出回路(9) は０連
続検出回路(7) と１連続検出回路(8) の出力の差が１の
ときに、大きい方の値を疑似ランダムパターン段数の値
として検出し、出力することを特徴とするビット誤り測
定回路。 - 【請求項３】 請求項１に記載のビット誤り測定回路に
おいて、疑似ランダムパターン段数検出回路(9) は０連
続検出回路(7) と１連続検出回路(8) の出力の差が１の
ときに、０連続検出回路(7) の方が大きいときに負論
理、１連続検出回路(8) の方が大きいときに正論理を検
出し、出力することを特徴とするビット誤り測定回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27342795A JP3329158B2 (ja) | 1995-09-27 | 1995-09-27 | ビット誤り測定回路 |
| US08/721,059 US5732089A (en) | 1995-09-27 | 1996-09-26 | Bit error measurement circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27342795A JP3329158B2 (ja) | 1995-09-27 | 1995-09-27 | ビット誤り測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993229A JPH0993229A (ja) | 1997-04-04 |
| JP3329158B2 true JP3329158B2 (ja) | 2002-09-30 |
Family
ID=17527756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27342795A Expired - Fee Related JP3329158B2 (ja) | 1995-09-27 | 1995-09-27 | ビット誤り測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329158B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272756B2 (en) * | 2005-05-03 | 2007-09-18 | Agere Systems Inc. | Exploitive test pattern apparatus and method |
-
1995
- 1995-09-27 JP JP27342795A patent/JP3329158B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0993229A (ja) | 1997-04-04 |
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|---|---|---|---|
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