JP3101686B2 - Ｉｃテスター - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ICテスターに関し、詳しくは、ICメモリ
やロジックICなどの被検査デバイス（DUT）の出力本数
がパターン発生器側の期待値の出力本数より多くてもDU
Tの各出力について同時に結果判定ができるようなICテ
スターに関する。

［従来の技術］ ICテスターでは、DUTの出力結果と期待値とを比較す
ることでDUTの電気的な特性や性能についてのデータを
得る。期待値は、パターン発生器により発生され、その
出力本数で測定可能な最大入／出力数（I/O数）のデバ
イスが決定される。つまり、ｎ本の期待が出力可能なパ
ターン発生器を備えたICテスターでは、最大ｎ本の出力
を持つデバイスまで測定可能である。

［解決しようとする課題］ しかし、ICが高集積化されるにつれて、最近では、IC
の出力端子数が増加し、従来の出力本数では対応できな
いものも出て来ている。これに対応するためにパターン
発生器の期待値の出力本数を増加させると、それに対応
する回路が増加し、装置の大型化をまねき、かつ、装置
がコスト高になる。その割には、通常より多くの出力ピ
ン数を持つ特殊なICに対応できるだけで、回路の活用効
率がよくない。

さらに、通常、ICテスターにあっては、DUTの複数の
出力をその出力数に対応して設けられたアナログコンパ
レータで比較してそのそれぞれの結果をデジタル値とし
て発生してデジタルコンパレータに加え、出力数に対応
する本数のビットを同時に比較するデジタルコンパレー
タにおいて期待値と各アナログコンパレータの結果とを
比較することでDUTの各出力について欠陥出力か否かの
判定をしている。このような判定回路系の故障診断は、
通常、デジタルコンパレータの判定結果に応じて行われ
るが、判定の結果故障となったときにデジタルコンパレ
ータの故障かアナログコンパレータの故障か不明である
ために実際にデジタルコンパレータが故障であるのか、
アナログコンパレータが故障でるのかを信号追跡処理で
決めなければならず、その解析に時間がかかる欠点があ
る。

このようなことを回避するには、それぞれのコンパレ
ータに故障診断回路を設ければ簡単であるが、DUTの出
力数に対応して設けなければならず、DUTの出力数が増
加するにつれて装置が大型化する欠点がある。

この発明の目的は、このような従来技術の問題点を解
決するものであって、テスターの大型化を抑え、DUTの
出力数より少ない出力数のパターン発生器等を有するIC
テスターにおいてそれより多くの出力本数のデバイスの
測定ができるICテスターを提供することにある。

［課題を解決するための手段］ このような目的を達成するための発明のICテスターの
特徴は、パターン発生器のｎビットパラレルな（ただし
ｎは２以上の整数）データ出力を入力対出力がｎ対１の
セレクタで受け、このセレクタをｍ個（ただしｍは整数
でｍ＞ｎ）設けて、セレクタのｎ個の入力の選択位置を
それぞれのセレクタに対応して設定されたデータにより
選択し、ｎビットのデータをｍビットのパターンデータ
に変換して発生するものである。

また、この発明の他の特徴としては、タイミング発生
器からのレートパルスを基準としてクロックをカウント
するカウンタと、このカウンタの出力と、アナログコン
パレータの出力とを受けていずれかを選択する入力対出
力が２対１のセレクタと、レートパルスを被測定デバイ
スからの出力発生タイミングに合うように遅延させて期
待値信号を発生させる遅延回路と、セレクタが前記カウ
ンタの入力側に選択されたときに遅延回路の出力を期待
値として受けてセレクタの出力信号の判定を行うデジタ
ルコンパレータとを備えていてて、デジタルコンパレー
タの故障診断が行われるときに、カウンタのカウント値
が外部から設定され、セレクタの入力側がカウンタ側に
切換えられるものである。

［作用］ ところで、パターン発生装置から発生するDUT1ピン対
応のシリアルなパターンデータには、あるテスト項目に
ついては、同じパターンデータあるいは同じようなパタ
ーンデータをDUTの複数の入力端子にシリアルに加える
ような場合も多い。また、ある時点ではあるパターンデ
ータが他の時点では他のパターンデータがそれぞれDUT
のいくつかの入力端子に共通に加えられることもある。

そこで、この発明のように、ｎ対１の選択を行うｍ個
のセレクタを設けてｎ入力の１つを設定データにより選
択することによりパターン発生器から発生する各ピン対
応のｎビットパラレルなデータの任意のビットデータを
選択できるようにすることで、複数の入力ピンにそのと
きどきで共通にシリアルに同じパターンデータを加える
ことができる。これによりパラレルに発生するパターン
データの出力数をパターン発生器から出力される入力側
の入力数より多くすることができる。

また、前記したこの発明の他の特徴を採用すれば、２
対１のセレクタとカウンタという簡単な回路を付加する
だけでデジタルコンパレータの故障診断を行うことがで
きる。

［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。

第１図は、この発明のICテスターの一実施例のブロッ
ク図、第２図は、デジタルコンパレータに対する故障診
断回路を追加したこの発明の他の一実施例のブロック図
である。

10は、ICテスターであって、その主要部な構成要素と
して、アナログパターン発生器やシーケンスパターン発
生器などを有するパターン発生装置１と、テストプロセ
ッサとしてのCPU2、タイミング発生器３とを有し、DUT6
に対してテストパターン出力系としてパターン発生装置
１から後述するセレクタ装置９を介してｍ個のビットパ
ラレルなテストパターン信号を受けてｍ個の出力を発生
するｍ個の波形フォーマッタ4a等を有するフォーマット
コントローラ４、ｍ個の独立な出力をそれぞれ受けるｍ
個のドライバ5a等を有するテストステーション５を備え
ている。また、DUT6の出力を判定するDUT6からの出力信
号判定系としてテストステーション５に設けられたｍ個
のアナログコンパレータ5b等によりDUT6のｍ個のビット
パラレルな出力を受けてその出力を判定回路７のｍ個の
デジタルコンパレータ7aによりそれぞれ受け、これらと
パターン発生装置１からの期待値とをそれぞれ比較して
判定する。その判定結果はファイル解析メモリ８に記憶
されてテスタバス11を介してCPU2に吸い上げられる。

ここで、パターン発生装置１から出力されるのはｎ個
のビットパラレルな出力であり、ｎ＜ｍの関係にある。
そこで、パターン発生装置１とフォーマットコントロー
ラ４及び判定回路７との間にビットパラレルなｍ個の出
力を発生するデータセレクタ装置９が設けられている。
なお、DUT6は、ｍ個のビットパラレルな入力と出力とを
有するmI/Oのデバイスである。

データセレクタ装置９は、ｍ個のｎ対１のセレクタ9a
をｍ個とｍ個のレジスタ＋デコーダ9bと有していて、セ
レクタのｎ個の端子のうちの１つの選択がレジスタ＋デ
コーダ9bのレジスタに設定されるデータにより行われ、
それが対応のデコーダによりデコードされることで各セ
レクタ9aに対する選択信号が発生する。

データセレクタ装置９のｍ個の各セレクタ9aのｎ個の
端子は、それぞれパターン発生装置１からｎビットのパ
ターン出力をパラレルに受ける。そして、前記の選択の
ためにレジスタ＋デコーダ9bのｍ個のレジスタに設定さ
れる値は、CPU2からのテスタバス11を介してセットされ
るデータにより設定される。

その結果、各セレクタ9aは、ｎビットのパターンデー
タのうちからその１つをそのレジスタに設定されたデー
タに応じて選択して出力する。したがって、データセレ
クタ装置９は、レジスタに設定した値に応じてｎビット
パラレルのデータからｍビットパラレルのパターンデー
タをフォーマットコントローラ４及び判定回路７に出力
することができる。

なお、以上の場合、パターン発生装置１に記憶される
DUT6に対する出力パターンデータや期待値のパターンデ
ータは、セレクタの位置の選択関数として決められるパ
ターンであって、出力パターンや期待値パターンそのも
のと一致していなくてもよい。また、パターン発生装置
１のパターン発生の制御やそのプログラム、タイミング
発生器３からフォーマットコントローラ４及び判定回路
７に送出されるタイミング信号は、CPU2の制御に応じて
選択される。

第２図は、判定回路７の故障診断回路を中心とするブ
ロック図である。ここでは、第１図におけるデジタルコ
ンパレータ7aを有する判定回路７とタイミング発生器３
等、故障診断に関係する主要部の回路のみ示している。
他の回路は第１図と同様であるので省略してある。

ｍ個のアナログコンパレータ5bのｍ本の出力は、ｍ個
の２対１のセレクタ12aとレジスタ12bとを有するセレク
タ回路12にパラレルに入力される。各セレクタ12aは、
一方の入力にそれに対応するアナログコンパレータ5bか
らの出力を共通に受け、他方の入力にカウンタ回路13か
らの出力を受ける。レジスタ12bは、ｍビットのデータ
を記憶し、その各桁位置がそれぞれのセレクタ12aに対
応している。各セレクタ12aは、レジスタ12bのそれに対
応する桁位置のビットが“0",“1"のいずれか一方の値
を採ることにより２対１の一方の入力か他方の入力かに
出力側を接続する。なお、レジスタ12bのｍビットのデ
ータはCPU2から設定される。

カウンタ回路13は、CPU2から設定された値に応じて、
タイミング発生器３からのクロックをカウントしてその
カウント終了後に出力信号をｍ個のセレクタ回路12aに
パラレルに送出する。また、カウンタ回路13のカウント
開始タイミングは、タイミング発生器３のテスト周期を
決める基準となるレートパルスを受けて行われる。

一方、判定回路７に入力される期待値の信号は、レー
トパルスを遅延回路14に入力してその出力として与えら
れる。この回路で波形フォーマッタ4aからDUT6を経てDU
T6から出力された信号がデジタルコンパレータ7aに加え
られる時間だけレートパルスが遅延する。それがDUT6の
出力としてデジタルコンパレータ7aに加えられることに
なる。そして、この信号が期待値として有効になるの
は、デジタルコンパレータ7aの故障診断時においてであ
り、それは、CPU2から故障診断時に発生する制御信号2a
を受けたときである。この制御信号2aは、同時にセレク
タ回路12やカウンタ回路13に加えられる。この制御信号
を受けたセレクタ回路12はカウンタ回路13の出力側を受
け、この出力をその出力側に出力する接続切換をする。
また、カウンタ回路13は、これによりイネーブルとな
る。

故障診断時には、判定回路７は、パターン発生装置１
から受けたｍ個の判定ストローブパルスに応じて遅延回
路14の期待値信号とカウンタ回路13で生成されるレート
パルスから所定のタイミングで発生する出力信号とを比
較してこの出力の状態を判定する。それによる結果がフ
ァイル解析メモリ８に記憶される。なお、遅延回路14の
遅延時間は、CPU2から選択的に設定することができるよ
うにしてもよい。

これにより、カウンタ回路13に設定するカウント値を
変えれば、それに応じた判定ができ、ファイル解析メモ
リ８に記憶されたデータをCPU2が解析することにより判
定回路７の性能や故障を診断することができる。

［発明の効果］ 以上の説明から理解できるように、発明にあっては、
ｎ対１の選択を行うｍ個のセレクタを設けてｎ入力の１
つを設定データにより選択することによりパターン発生
器から発生する各ピン対応のｎビットパラレルなデータ
の任意のビットデータを選択できるようにすることで、
複数の入力ピンにそのときどきで共通にシリアルに同じ
パターンデータを加えることができる。これによりパラ
レルに発生するパターンデータの出力数をパターン発生
器から出力される入力側の入力数より多くすることがで
きる。

その結果、パターン発生装置の発生データより多いビ
ット数のパターンデータを生成してより多くの入力ピン
や判定回路にパターンデータを供給することができる。

また、明細書で記載したこの発明の他の特徴を採用す
れば、２対１のセレクタとカウンタという簡単な回路を
付加するだけでデジタルコンパレータの故障診断を行う
ことができるので、アナログコンパレータの故障かデジ
タルコンパレータの故障かを容易に判定でき、DUTの出
力側の端子数が多くなっても装置が大型化しないで済
む。

【図面の簡単な説明】

第１図は、この発明のICテスターの一実施例のブロック
図、第２図は、デジタルコンパレータに対する故障診断
回路を追加したこの発明の他の一実施例のブロック図で
ある。 １……パターン発生装置、２……CPU、３……タイミン
グ発生器、４……フォーマットコントローラ、５……テ
ストステーション、5a……ドライバ、5b……アナログコ
ンパレータ、６……被検査デバイス（DUT）、７……デ
ジタルコンパレータ、８……ファイル解析メモリ、９…
…データセレクタ装置。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】パターン発生器のｎビットパラレル（ただ
   しｎは２以上の整数）なデータ出力を入力対出力がｎ対
   １のセレクタで受け、このセレクタをｍ個（ただしｍは
   整数でｍ＞ｎ）設けて、前記セレクタのｎ個の入力の選
   択位置をそれぞれのセレクタに対応して設定されたデー
   タにより選択し、前記ｎビットのデータをｍビットのパ
   ターンデータに変換して発生することを特徴とするICテ
   スター。