JP2608167B2 - Ｉｃテスタ - Google Patents
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- JP2608167B2 JP2608167B2 JP2218216A JP21821690A JP2608167B2 JP 2608167 B2 JP2608167 B2 JP 2608167B2 JP 2218216 A JP2218216 A JP 2218216A JP 21821690 A JP21821690 A JP 21821690A JP 2608167 B2 JP2608167 B2 JP 2608167B2
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- ics
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- clock
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICの電気的特性を試験するICテスタに関
する。
する。
〔従来の技術〕 第２図に、同時に複数のICをテストする、いわゆるマ
ルチテストを行う従来のICテスタを示す。ICテスタは、
基準信号を発生する原発振（１）を有しており、この原
発振（１）にタイミング回路（２）が接続されている。
タイミング回路（２）には複数のクロック回路（３）と
複数のストローブ回路（４）とが設けられている。複数
のクロック回路（３）は分配ライン（５）を介して複数
のセレクタ（６）に接続されており、各セレクタ（６）
にそれぞれ対応するドライバ（７）が接続されている。
また、タイミング回路（２）の複数のストローブ回路
（４）は分配ライン（５）を介して複数のセレクタ
（８）に接続されており、各セレクタ（８）にそれぞれ
対応するコンパレータ（９）が接続されている。各ドラ
イバ（７）及びコンパレータ（９）にはそれぞれテスタ
ピン（10）が接続されている。
ルチテストを行う従来のICテスタを示す。ICテスタは、
基準信号を発生する原発振（１）を有しており、この原
発振（１）にタイミング回路（２）が接続されている。
タイミング回路（２）には複数のクロック回路（３）と
複数のストローブ回路（４）とが設けられている。複数
のクロック回路（３）は分配ライン（５）を介して複数
のセレクタ（６）に接続されており、各セレクタ（６）
にそれぞれ対応するドライバ（７）が接続されている。
また、タイミング回路（２）の複数のストローブ回路
（４）は分配ライン（５）を介して複数のセレクタ
（８）に接続されており、各セレクタ（８）にそれぞれ
対応するコンパレータ（９）が接続されている。各ドラ
イバ（７）及びコンパレータ（９）にはそれぞれテスタ
ピン（10）が接続されている。
次に、同時に二つのICをテストする場合の動作につい
て説明する。まず、テスタピン（10）をテストしようと
する二つのIC（11）の各端子に接続する。原発振（１）
から基準信号がタイミング回路（２）のクロック回路
（３）及びストローブ回路（４）にそれぞれ入力され
る。複数のクロック回路（３）はそれぞれ互いに異なる
タイミングの入力タイミング信号を形成してセレクタ
（６）に出力し、複数のストローブ回路（４）はそれぞ
れ互いに異なるタイミングの判定タイミング信号を形成
してセレクタ（８）に出力する。
て説明する。まず、テスタピン（10）をテストしようと
する二つのIC（11）の各端子に接続する。原発振（１）
から基準信号がタイミング回路（２）のクロック回路
（３）及びストローブ回路（４）にそれぞれ入力され
る。複数のクロック回路（３）はそれぞれ互いに異なる
タイミングの入力タイミング信号を形成してセレクタ
（６）に出力し、複数のストローブ回路（４）はそれぞ
れ互いに異なるタイミングの判定タイミング信号を形成
してセレクタ（８）に出力する。
図示しないCPUからの指令により各セレクタ（６）は
必要な入力タイミング信号を選択してこれを対応するド
ライバ（７）に出力する。各ドライバ（７）は、入力さ
れた入力タイミング信号に基づいてテスト信号を形成し
テスタピン（10）を介してIC（11）の入力端子に入力す
る。これにより、二つのIC（11）はそれぞれテスト信号
に基づいて動作し、出力端子から出力信号を出力する。
この出力信号は、テスタピン（10）を介して対応するコ
ンパレータ（９）に入力される。また、各セレクタ
（８）は図示しないCPUからの指令により必要な判定タ
イミング信号を選択してこれを対応するコンパレータ
（９）に出力する。このため、各コンパレータ（９）で
は、入力された判定タイミング信号に基づいてIC（11）
からの出力信号の判定が行われ、IC（11）の良／不良が
決定される。
必要な入力タイミング信号を選択してこれを対応するド
ライバ（７）に出力する。各ドライバ（７）は、入力さ
れた入力タイミング信号に基づいてテスト信号を形成し
テスタピン（10）を介してIC（11）の入力端子に入力す
る。これにより、二つのIC（11）はそれぞれテスト信号
に基づいて動作し、出力端子から出力信号を出力する。
この出力信号は、テスタピン（10）を介して対応するコ
ンパレータ（９）に入力される。また、各セレクタ
（８）は図示しないCPUからの指令により必要な判定タ
イミング信号を選択してこれを対応するコンパレータ
（９）に出力する。このため、各コンパレータ（９）で
は、入力された判定タイミング信号に基づいてIC（11）
からの出力信号の判定が行われ、IC（11）の良／不良が
決定される。
ここで、テストされたIC（11）の内部構造を第3A図に
示す。IC（11）は内部回路（12）を有しており、各入力
端子（13）から入力された信号に基づいて出力信号が内
部回路（12）で形成され、出力端子（14）から出力され
る。このとき、第3B図に示すように、ある出力端子（1
4）から出力される出力信号S2は入力信号S1に対してΔ
ｔだけ遅れて出力されるが、この遅れΔｔはIC（11）に
おいて常に一定である。従って、各セレクタ（６）及び
（８）が適当な入力タイミング信号あるいは判定タイミ
ング信号を選択することにより、正確なテストを行うこ
とができる。
示す。IC（11）は内部回路（12）を有しており、各入力
端子（13）から入力された信号に基づいて出力信号が内
部回路（12）で形成され、出力端子（14）から出力され
る。このとき、第3B図に示すように、ある出力端子（1
4）から出力される出力信号S2は入力信号S1に対してΔ
ｔだけ遅れて出力されるが、この遅れΔｔはIC（11）に
おいて常に一定である。従って、各セレクタ（６）及び
（８）が適当な入力タイミング信号あるいは判定タイミ
ング信号を選択することにより、正確なテストを行うこ
とができる。
また、各IC（11）の同一機能を有する端子に対応する
セレクタ（６）及びドライバ（７）、あるいはセレクタ
（８）及びコンパレータ（９）を同一に設定することに
より、複数のIC（11）が同一条件下で同時にテストされ
る。
セレクタ（６）及びドライバ（７）、あるいはセレクタ
（８）及びコンパレータ（９）を同一に設定することに
より、複数のIC（11）が同一条件下で同時にテストされ
る。
しかしながら、第4A図に示すように、内部に独自の内
部クロック形成回路（16）を有するマイクロコンピュー
タ等のIC（15）では、入力端子（17）に入力された信号
S3を内部クロック形成回路（16）が分周して内部クロッ
ク信号Scを形成し、内部回路（18）はこの内部クロック
信号Scに基づいて入力信号から出力信号を形成する。す
なわち、内部回路（18）は内部クロック形成回路（16）
の特性に応じて独自のタイミングで動作することにな
り、第4B図に示すように入力端子（17）への入力信号S3
に対する出力端子（19）からの出力信号S4の遅れΔＴは
入力信号S3に対する内部クロック信号Scのタイミングに
依存してしまう。
部クロック形成回路（16）を有するマイクロコンピュー
タ等のIC（15）では、入力端子（17）に入力された信号
S3を内部クロック形成回路（16）が分周して内部クロッ
ク信号Scを形成し、内部回路（18）はこの内部クロック
信号Scに基づいて入力信号から出力信号を形成する。す
なわち、内部回路（18）は内部クロック形成回路（16）
の特性に応じて独自のタイミングで動作することにな
り、第4B図に示すように入力端子（17）への入力信号S3
に対する出力端子（19）からの出力信号S4の遅れΔＴは
入力信号S3に対する内部クロック信号Scのタイミングに
依存してしまう。
このため、第4A図に示すように内部クロック形成回路
（16）を有するIC（15）をテストする場合には、そのIC
（15）固有のタイミングでテストする必要ががあり、同
時に複数のICをテストすることは困難であるという問題
点があった。
（16）を有するIC（15）をテストする場合には、そのIC
（15）固有のタイミングでテストする必要ががあり、同
時に複数のICをテストすることは困難であるという問題
点があった。
この発明はこのような問題点を解消するためになされ
たもので、内部で形成されたクロック信号により動作す
るICであってもマルチテストすることができるICテスタ
を提供することを目的とする。
たもので、内部で形成されたクロック信号により動作す
るICであってもマルチテストすることができるICテスタ
を提供することを目的とする。
この発明に係るICテスタは、互いに同一品種であるが
内部回路の動作タイミングが異なる複数のICを同時に測
定するICテスタにおいて、各被測定ICへ入力するテスト
波形の入力タイミングを作るクロック手段と、各被測定
ICの出力波形を判定する判定タイミングを作るストロー
ブ手段と、クロック手段及びストローブ手段を制御する
ことにより複数の被測定ICを同一の動作タイミングで動
作させて同時にテストするための制御手段とを備え、ク
ロック手段は、複数の被測定ICに共通して設けられると
共に共通クロック信号を発生して複数の被測定ICに出力
する共通クロック回路と、複数の被測定ICに対応して設
けられると共にそれぞれ独立したクロック信号を発生し
て対応する被測定ICの出力する複数の専用クロック回路
とを含み、ストローブ手段は、複数の被測定ICに共通し
て設けられると共に共通ストローブ信号を発生して複数
の被測定ICに出力する共通ストローブ回路と、複数の被
測定ICに対応して設けられると共にそれぞれ独立したス
トローブ信号を発生して対応する被測定ICに出力する複
数の専用ストローブ回路とを含むものである。
内部回路の動作タイミングが異なる複数のICを同時に測
定するICテスタにおいて、各被測定ICへ入力するテスト
波形の入力タイミングを作るクロック手段と、各被測定
ICの出力波形を判定する判定タイミングを作るストロー
ブ手段と、クロック手段及びストローブ手段を制御する
ことにより複数の被測定ICを同一の動作タイミングで動
作させて同時にテストするための制御手段とを備え、ク
ロック手段は、複数の被測定ICに共通して設けられると
共に共通クロック信号を発生して複数の被測定ICに出力
する共通クロック回路と、複数の被測定ICに対応して設
けられると共にそれぞれ独立したクロック信号を発生し
て対応する被測定ICの出力する複数の専用クロック回路
とを含み、ストローブ手段は、複数の被測定ICに共通し
て設けられると共に共通ストローブ信号を発生して複数
の被測定ICに出力する共通ストローブ回路と、複数の被
測定ICに対応して設けられると共にそれぞれ独立したス
トローブ信号を発生して対応する被測定ICに出力する複
数の専用ストローブ回路とを含むものである。
この発明においては、タイミング発生手段が各被測定
IC毎に独立したタイミングを発生し、これを複数のドラ
イバ及びコンパレータに設定する。
IC毎に独立したタイミングを発生し、これを複数のドラ
イバ及びコンパレータに設定する。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第１図はこの発明の一実施例に係るICテスタを示すブ
ロック図である。このICテスは、基準信号を発生する原
発振（21）を有しており、この原発振（21）に共通する
タイミング回路（22）を接続されている。共通タイミン
グ回路（22）には複数のクロック回路（23）と複数のス
トローブ回路（24）とが設けられている。複数のクロッ
ク回路（23）は分配ライン（25）を介して複数のセレク
タ（26a）及び（26b）に接続されており、セレクタ（26
a）及び（26b）にそれぞれドライバ（27a）及び（27d）
が接続されている。また、共通タイミング回路（22）の
複数のストローブ回路（24）は分配ライン（25）を介し
て複数のセレクタ（28a）及び（28b）に接続されてお
り、これらセレクタ（28a）及び（28b）にそれぞれコン
パレータ（29a）及び（29b）が接続されている。
ロック図である。このICテスは、基準信号を発生する原
発振（21）を有しており、この原発振（21）に共通する
タイミング回路（22）を接続されている。共通タイミン
グ回路（22）には複数のクロック回路（23）と複数のス
トローブ回路（24）とが設けられている。複数のクロッ
ク回路（23）は分配ライン（25）を介して複数のセレク
タ（26a）及び（26b）に接続されており、セレクタ（26
a）及び（26b）にそれぞれドライバ（27a）及び（27d）
が接続されている。また、共通タイミング回路（22）の
複数のストローブ回路（24）は分配ライン（25）を介し
て複数のセレクタ（28a）及び（28b）に接続されてお
り、これらセレクタ（28a）及び（28b）にそれぞれコン
パレータ（29a）及び（29b）が接続されている。
また、原発振（21）には、一方の被測定IC（20a）に
専用の専用クロック回路（31a）及び専用ストローブ回
路（32a）と、他方の被測定IC（20b）に専用の専用クロ
ック回路（31b）及び専用ストローブ回路（32b）が接続
されている。専用クロック回路（31a）及び（31b）には
それぞれドライバ（33a）及び（33d）が接続され、専用
ストローブ回路（32a）及び（32b）にはそれぞれコンパ
レータ（34a）及び（34b）が接続されている。各ドライ
バ（27a）、（27b）、（33a）及び（33b）、コンパレー
タ（29a）、（29b）、（34a）及び（34b）にはそれぞれ
テスタピ（35）が接続されている。
専用の専用クロック回路（31a）及び専用ストローブ回
路（32a）と、他方の被測定IC（20b）に専用の専用クロ
ック回路（31b）及び専用ストローブ回路（32b）が接続
されている。専用クロック回路（31a）及び（31b）には
それぞれドライバ（33a）及び（33d）が接続され、専用
ストローブ回路（32a）及び（32b）にはそれぞれコンパ
レータ（34a）及び（34b）が接続されている。各ドライ
バ（27a）、（27b）、（33a）及び（33b）、コンパレー
タ（29a）、（29b）、（34a）及び（34b）にはそれぞれ
テスタピ（35）が接続されている。
原発振（21）、共通タイミング回路（22）、専用クロ
ック回路（31a）及び（31b）、専用ストローブ回路（32
a）及び（32b）によりタイミング発生手段が形成されて
いる。さらに、このタイミング発生手段を形成する各回
路と、各セレクタ、各ドライバ、各コンパレータとそれ
ぞれ制御手段となるCPU（36）が接続されている。尚、
第１図においては、セレクタ（26b）及び（28d）ドライ
バ（27a）、（27b）及び（33b）、コンパレータ（29
a）、（29b）及び（34b）とCPU（36）とを接続する各接
続線は省略されている。
ック回路（31a）及び（31b）、専用ストローブ回路（32
a）及び（32b）によりタイミング発生手段が形成されて
いる。さらに、このタイミング発生手段を形成する各回
路と、各セレクタ、各ドライバ、各コンパレータとそれ
ぞれ制御手段となるCPU（36）が接続されている。尚、
第１図においては、セレクタ（26b）及び（28d）ドライ
バ（27a）、（27b）及び（33b）、コンパレータ（29
a）、（29b）及び（34b）とCPU（36）とを接続する各接
続線は省略されている。
次に、この実施例のICテスタを用いて同時に二つのIC
をテストする場合の動作について説明する。被測定IC
（20a）は、第4A図に示したIC（15）と同様に内部クロ
ック形成回路とこの内部クロック形成回路で形成された
内部クロックにより動作する内部回路とを有しており、
この内部回路に接続された入力端子T1及び出力端子T2、
内部回路に接続されず且つ内部クロックに依存しない信
号を扱う入力端子T3及び出力端子T4とを備えている。テ
スタピン（35）を用いてこの被測定IC（20a）の入力端
子T1にドライバ（33a）を、出力端子T2にコンパレータ
（34a）を、入力端子T3にドライバ（27a）を、出力端子
T4にコンパレータ（29a）をそれぞれ接続する。他方の
被測定IC（20b）も上記のIC（20a）と同様の構造を有し
ており、内部回路に接続された入力端子T1及び出力端子
T2にそれぞれドライバ（33b）及びコンパレータ（34b）
を、内部回路に接続されない入力端子T3及び出力端子T4
にそれぞれドライバ（27b）及びコンパレータ（29b）を
接続する。
をテストする場合の動作について説明する。被測定IC
（20a）は、第4A図に示したIC（15）と同様に内部クロ
ック形成回路とこの内部クロック形成回路で形成された
内部クロックにより動作する内部回路とを有しており、
この内部回路に接続された入力端子T1及び出力端子T2、
内部回路に接続されず且つ内部クロックに依存しない信
号を扱う入力端子T3及び出力端子T4とを備えている。テ
スタピン（35）を用いてこの被測定IC（20a）の入力端
子T1にドライバ（33a）を、出力端子T2にコンパレータ
（34a）を、入力端子T3にドライバ（27a）を、出力端子
T4にコンパレータ（29a）をそれぞれ接続する。他方の
被測定IC（20b）も上記のIC（20a）と同様の構造を有し
ており、内部回路に接続された入力端子T1及び出力端子
T2にそれぞれドライバ（33b）及びコンパレータ（34b）
を、内部回路に接続されない入力端子T3及び出力端子T4
にそれぞれドライバ（27b）及びコンパレータ（29b）を
接続する。
CPU（36）は原発振（21）に基準信号の周期を指示す
る指令信号を出力し、原発振（21）はこの指令信号に基
づいた周期の基準信号を発生して専用クロック回路（31
a）、（31b）及び専用ストローブ回路（32a）、（32b）
に出力する。専用クロック回路（31a）及び（31b）は所
定のタイミング信号を形成してドライバ（33a）及び（3
3b）に出力し、このタイミンク信号に基づいたクロック
信号がドライバ（33a）及び（33b）からIC（20a）及び
（20b）の入力端子T1にそれぞれ入力される。クロック
信号の入力に基づいて各IC（20a）及び（20b）の出力端
子T2から信号が出力され、それぞれコンパレータ（34
a）及び（34b）を介して専用ストローブ回路（32a）及
び（32b）に入力される。各専用ストローブ回路（32a）
及び（32b）は、対応するIC（20g）及び（20b）のクロ
ック信号と出力信号とのタイミング差をそれぞれ測定す
る。CPU（36）は、各専用ストローブ回路（32a）及び
（32b）で測定されたタイミング差に基づき、各IC（20
a）及び（20b）の出力信号のタイミング、すなわち内部
クロックのタイミングが互いに一致するように、専用ク
ロック回路（31a）及び（31b）に互いに独立しタイミン
グを設定する。
る指令信号を出力し、原発振（21）はこの指令信号に基
づいた周期の基準信号を発生して専用クロック回路（31
a）、（31b）及び専用ストローブ回路（32a）、（32b）
に出力する。専用クロック回路（31a）及び（31b）は所
定のタイミング信号を形成してドライバ（33a）及び（3
3b）に出力し、このタイミンク信号に基づいたクロック
信号がドライバ（33a）及び（33b）からIC（20a）及び
（20b）の入力端子T1にそれぞれ入力される。クロック
信号の入力に基づいて各IC（20a）及び（20b）の出力端
子T2から信号が出力され、それぞれコンパレータ（34
a）及び（34b）を介して専用ストローブ回路（32a）及
び（32b）に入力される。各専用ストローブ回路（32a）
及び（32b）は、対応するIC（20g）及び（20b）のクロ
ック信号と出力信号とのタイミング差をそれぞれ測定す
る。CPU（36）は、各専用ストローブ回路（32a）及び
（32b）で測定されたタイミング差に基づき、各IC（20
a）及び（20b）の出力信号のタイミング、すなわち内部
クロックのタイミングが互いに一致するように、専用ク
ロック回路（31a）及び（31b）に互いに独立しタイミン
グを設定する。
その後、専用クロック回路（31a）及び（31b）はCPU
（36）により設定された互いに独立するタイミングの入
力タイミング信号を形成してそれぞれドライバ（33a）
及び（33b）に出力し、専用ストローブ回路（32a）及び
（32b）は判定タイミング信号を形成してコンパレータ
（34a）及び（34b）に出力する。ドライバ（33a）及び
（33b）は入力された入力タイミング信号に基づいてテ
スト信号を形成し、テスタピン（35）を介してIC（20
a）及び（20b）の入力端子T1に入力させる。
（36）により設定された互いに独立するタイミングの入
力タイミング信号を形成してそれぞれドライバ（33a）
及び（33b）に出力し、専用ストローブ回路（32a）及び
（32b）は判定タイミング信号を形成してコンパレータ
（34a）及び（34b）に出力する。ドライバ（33a）及び
（33b）は入力された入力タイミング信号に基づいてテ
スト信号を形成し、テスタピン（35）を介してIC（20
a）及び（20b）の入力端子T1に入力させる。
一方、原発振（21）からの基準信号は共通タイミング
回路（22）の複数のクロック回路（23）及び複数のスト
ローブ回路（24）にも入力する。複数のクロック回路
（23）はそれぞれ互いに異なるタイミングの入力タイミ
ング信号を形成してセレクタ（26a）及び（26b）に出力
し、複数のストローブ回路（24）はそれぞ互いに異なる
タイミングの判定タイミング信号を形成してセレクタ
（28a）及び（2b）に出力する。各セレクタ（26a）及び
（26b）は、CPU（36）からの指令により必要な入力タイ
ミング信号を選択してこれを対応するドライバ（27a）
及び（27b）に出力する。各ドライバ（27a）及び（27
b）は、入力された入力タイミング信号に基づいてテス
ト信号を形成しテスタピン（35）を介してIC（20a）及
び（20b）の入力端子T3に入力させる。
回路（22）の複数のクロック回路（23）及び複数のスト
ローブ回路（24）にも入力する。複数のクロック回路
（23）はそれぞれ互いに異なるタイミングの入力タイミ
ング信号を形成してセレクタ（26a）及び（26b）に出力
し、複数のストローブ回路（24）はそれぞ互いに異なる
タイミングの判定タイミング信号を形成してセレクタ
（28a）及び（2b）に出力する。各セレクタ（26a）及び
（26b）は、CPU（36）からの指令により必要な入力タイ
ミング信号を選択してこれを対応するドライバ（27a）
及び（27b）に出力する。各ドライバ（27a）及び（27
b）は、入力された入力タイミング信号に基づいてテス
ト信号を形成しテスタピン（35）を介してIC（20a）及
び（20b）の入力端子T3に入力させる。
これにより、二つのIC（20a）及び（20b）はそれぞれ
入力端子T1及びT3から入力されたテスト信号に基づいて
動作し、出力端子T2及びT4から出力信号を出力する。出
力端子T2から出力された出力信号は、テスタピン（35）
を介して対応するコンパレータ（34a）及び（34b）に入
力され、ここで専用ストローブ回路（32a）及び（32b）
から入力された判定タイミング信号に基づいて出力信号
の判定が行われる。また、IC（20a）及び（20b）の出力
端子T4から出力された出力信号は、テスタピン（35）を
介して対応するコンパレータ（29a）及び（29b）に入力
される。このとき、各セレクタ（28a）及び（28b）には
CPU（36）からの指令が入力されており、セレクタ（28
a）及び（28b）はこの指令により必要な判定タイミング
信号を選択してこれを対応するコンパレータ（29a）及
び（29b）に出力する。このため、各コンパレータ（29
a）及び（29b）では、入力された判定タイミング信号に
基づいてIC（20a）及び（20b）の出力端子T4からの出力
信号の判定が行われる。
入力端子T1及びT3から入力されたテスト信号に基づいて
動作し、出力端子T2及びT4から出力信号を出力する。出
力端子T2から出力された出力信号は、テスタピン（35）
を介して対応するコンパレータ（34a）及び（34b）に入
力され、ここで専用ストローブ回路（32a）及び（32b）
から入力された判定タイミング信号に基づいて出力信号
の判定が行われる。また、IC（20a）及び（20b）の出力
端子T4から出力された出力信号は、テスタピン（35）を
介して対応するコンパレータ（29a）及び（29b）に入力
される。このとき、各セレクタ（28a）及び（28b）には
CPU（36）からの指令が入力されており、セレクタ（28
a）及び（28b）はこの指令により必要な判定タイミング
信号を選択してこれを対応するコンパレータ（29a）及
び（29b）に出力する。このため、各コンパレータ（29
a）及び（29b）では、入力された判定タイミング信号に
基づいてIC（20a）及び（20b）の出力端子T4からの出力
信号の判定が行われる。
CPU（36）は、コンパレータ（29a）及び（34a）によ
る判定結果に基づいてIC（20a）の良／不良を、またコ
ンパレータ（29b）及び（34b）による判定結果に基づい
てIC（20b）の良／不良を決定する。
る判定結果に基づいてIC（20a）の良／不良を、またコ
ンパレータ（29b）及び（34b）による判定結果に基づい
てIC（20b）の良／不良を決定する。
以上のようにこの実施例によれば、専用クロック回路
（31a）及び（31b）と専用ストローブ回路（32a）及び
（32b）を用いることにより、独自の内部クロックで動
作する二つのIC（20a）及び（20b）の動作タイミングを
互いに一致させてこれらIC（20a）及び（20b）をマルチ
テストすることが可能となる。
（31a）及び（31b）と専用ストローブ回路（32a）及び
（32b）を用いることにより、独自の内部クロックで動
作する二つのIC（20a）及び（20b）の動作タイミングを
互いに一致させてこれらIC（20a）及び（20b）をマルチ
テストすることが可能となる。
尚、上記の実施例では、二つのIC（20g）及び（20b）
に共通のタイミング回路（22）を設けたが、被測定ICの
全ての端子にそれぞれ独立した専用クロック回路あるい
は専用ストローブ回路を接続してもよい。
に共通のタイミング回路（22）を設けたが、被測定ICの
全ての端子にそれぞれ独立した専用クロック回路あるい
は専用ストローブ回路を接続してもよい。
また、上記実施例では、二つのICのマルチテストを行
ったが、専用クロック回路及び専用ストローブ回路を多
数設けることにより、同様にして三つ以上のICのマルチ
テストを行うことができる。
ったが、専用クロック回路及び専用ストローブ回路を多
数設けることにより、同様にして三つ以上のICのマルチ
テストを行うことができる。
また、上記実施例は２個以上のICをマルチテストする
ものであったが、多数の被測定端子を有し且つ多様なテ
ストタイミングを必要とするICを１個ずつテストする際
に、複数の専用クロック回路と複数の専用ストローブ回
路とをこの被側定ICにすべて接続することでテストを行
うことができる。
ものであったが、多数の被測定端子を有し且つ多様なテ
ストタイミングを必要とするICを１個ずつテストする際
に、複数の専用クロック回路と複数の専用ストローブ回
路とをこの被側定ICにすべて接続することでテストを行
うことができる。
以上説明したように、この発明に係るICテスタは、互
いに同一品種であるが内部回路の動作タイミングが異な
る複数のICを同時に測定するICテスタにおいて、各被測
定ICへ入力するテスト波形の入力タイミングを作るクロ
ック手段と、各被測定ICの出力波形を判定する判定タイ
ミングを作るストローブ手段と、クロック手段及びスト
ローブ手段を制御することにより複数の被測定ICを同一
の動作タイミングで動作させて同時にテストするための
制御手段とを備え、クロック手段は、複数の被測定ICに
共通して設けられると共に共通クロック信号を発生して
複数の被測定ICに出力する共通クロック回路と、複数の
被測定ICに対応して設けられると共にそれぞれ独立した
クロック信号を発生して対応する被測定ICの出力する複
数の専用クロック回路とを含み、ストローブ手段は、複
数の被測定ICに共通して設けられると共に共通ストロー
ブ信号を発生して複数の被測定ICに出力する共通ストロ
ーブ回路と、複数の被測定ICに対応して設けられると共
にそれぞれ独立したストローブ信号を発生して対応する
被測定ICに出力する複数の専用ストローブ回路とを含ん
でいるので、内部で形成されたクロック信号により動作
するICであってもマルチテストすることが可能となる。
いに同一品種であるが内部回路の動作タイミングが異な
る複数のICを同時に測定するICテスタにおいて、各被測
定ICへ入力するテスト波形の入力タイミングを作るクロ
ック手段と、各被測定ICの出力波形を判定する判定タイ
ミングを作るストローブ手段と、クロック手段及びスト
ローブ手段を制御することにより複数の被測定ICを同一
の動作タイミングで動作させて同時にテストするための
制御手段とを備え、クロック手段は、複数の被測定ICに
共通して設けられると共に共通クロック信号を発生して
複数の被測定ICに出力する共通クロック回路と、複数の
被測定ICに対応して設けられると共にそれぞれ独立した
クロック信号を発生して対応する被測定ICの出力する複
数の専用クロック回路とを含み、ストローブ手段は、複
数の被測定ICに共通して設けられると共に共通ストロー
ブ信号を発生して複数の被測定ICに出力する共通ストロ
ーブ回路と、複数の被測定ICに対応して設けられると共
にそれぞれ独立したストローブ信号を発生して対応する
被測定ICに出力する複数の専用ストローブ回路とを含ん
でいるので、内部で形成されたクロック信号により動作
するICであってもマルチテストすることが可能となる。
多数の被測定端子を有するICをテストする際、多様な
タイミングを形成することが可能である。
タイミングを形成することが可能である。
また、各テスタピン毎に個別にタイミング発生回路を
有するICテスタよりも製造コストが安価となる。
有するICテスタよりも製造コストが安価となる。
第１図はこの発明の一実施例に係るICテスタを示すブロ
ック図、第２図は従来のICテスタを示すブロック図、第
3A図は従来のICテスタによりマルチテストし得るICの内
部構造を示すブロック図、第3B図は第3A図のICのタイミ
ングチャート図、第4A図は従来のICテスタではマルチテ
ストできないICの内部構造を示すブロック図、第4B図は
第4A図のICのタイミングチャート図である。 図において、（21）は原発振、（22）は共通タイミング
回路、（27a）、（27b）、（33a）及び（33b）はドライ
バ、（29a）、（29b）、（34a）及び（34b）はコンパレ
ータ、（31a）及び（31b）は専用クロック回路、（32
a）及び（32b）は専用ストローブ回路、（36）はCPUで
ある。 なお、各図中同一符号は同一または相当部分を示す。
ック図、第２図は従来のICテスタを示すブロック図、第
3A図は従来のICテスタによりマルチテストし得るICの内
部構造を示すブロック図、第3B図は第3A図のICのタイミ
ングチャート図、第4A図は従来のICテスタではマルチテ
ストできないICの内部構造を示すブロック図、第4B図は
第4A図のICのタイミングチャート図である。 図において、（21）は原発振、（22）は共通タイミング
回路、（27a）、（27b）、（33a）及び（33b）はドライ
バ、（29a）、（29b）、（34a）及び（34b）はコンパレ
ータ、（31a）及び（31b）は専用クロック回路、（32
a）及び（32b）は専用ストローブ回路、（36）はCPUで
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】互いに同一品種であるが内部回路の動作タ
イミングが異なる複数のICを同時に測定するICテスタに
おいて、 各被測定ICへ入力するテスト波形の入力タイミングを作
るクロック手段と、 各被測定ICの出力波形を判定する判定タイミングを作る
ストローブ手段と、 前記クロック手段及び前記ストローブ手段を制御するこ
とにより複数の被測定ICを同一の動作タイミングで動作
させて同時にテストするための制御手段と を備え、 前記クロック手段は、複数の被測定ICに共通して設けら
れると共に共通クロック信号を発生して複数の被測定IC
に出力する共通クロック回路と、複数の被測定ICに対応
して設けられると共にそれぞれ独立したクロック信号を
発生して対応する被測定ICの出力する複数の専用クロッ
ク回路とを含み、 前記ストローブ手段は、複数の被測定ICに共通して設け
られると共に共通ストローブ信号を発生して複数の被測
定ICに出力する共通ストローブ回路と、複数の被測定IC
に対応して設けられると共にそれぞれ独立したストロー
ブ信号を発生して対応する被測定ICに出力する複数の専
用ストローブ回路とを含む ことを特徴とするICテスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218216A JP2608167B2 (ja) | 1990-08-21 | 1990-08-21 | Ｉｃテスタ |
| US07/874,213 US5164665A (en) | 1990-08-21 | 1992-04-27 | IC tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218216A JP2608167B2 (ja) | 1990-08-21 | 1990-08-21 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102082A JPH04102082A (ja) | 1992-04-03 |
| JP2608167B2 true JP2608167B2 (ja) | 1997-05-07 |
Family
ID=16716436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218216A Expired - Fee Related JP2608167B2 (ja) | 1990-08-21 | 1990-08-21 | Ｉｃテスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5164665A (ja) |
| JP (1) | JP2608167B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751728A (en) * | 1991-11-12 | 1998-05-12 | Nec Corporation | Semiconductor memory IC testing device |
| US5983363A (en) | 1992-11-20 | 1999-11-09 | Micron Communications, Inc. | In-sheet transceiver testing |
| US6058497A (en) | 1992-11-20 | 2000-05-02 | Micron Technology, Inc. | Testing and burn-in of IC chips using radio frequency transmission |
| JP3181736B2 (ja) * | 1992-12-25 | 2001-07-03 | 三菱電機株式会社 | Ｉｃ機能試験装置及び試験方法 |
| US5459738A (en) * | 1994-01-26 | 1995-10-17 | Watari; Hiromichi | Apparatus and method for digital circuit testing |
| DE19526194C2 (de) * | 1994-07-18 | 2002-11-07 | Advantest Corp | Verfahren zur Feststellung eines Fehlers eines ICs unter Verwendung eines Strahls geladener Teilchen |
| US6195772B1 (en) | 1996-06-21 | 2001-02-27 | Altera Corporaiton | Electronic circuit testing methods and apparatus |
| US5701308A (en) * | 1996-10-29 | 1997-12-23 | Lockheed Martin Corporation | Fast bist architecture with flexible standard interface |
| US6119255A (en) | 1998-01-21 | 2000-09-12 | Micron Technology, Inc. | Testing system for evaluating integrated circuits, a burn-in testing system, and a method for testing an integrated circuit |
| US6167364A (en) * | 1998-04-17 | 2000-12-26 | Altera Corporation | Methods and apparatus for automatically generating interconnect patterns in programmable logic devices |
| US6714121B1 (en) * | 1999-08-09 | 2004-03-30 | Micron Technology, Inc. | RFID material tracking method and apparatus |
| US6760857B1 (en) * | 2000-02-18 | 2004-07-06 | Rambus Inc. | System having both externally and internally generated clock signals being asserted on the same clock pin in normal and test modes of operation respectively |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4102491A (en) * | 1975-12-23 | 1978-07-25 | Instrumentation Engineering, Inc. | Variable function digital word generating, receiving and monitoring device |
| US4402055A (en) * | 1981-01-27 | 1983-08-30 | Westinghouse Electric Corp. | Automatic test system utilizing interchangeable test devices |
| US4656632A (en) * | 1983-11-25 | 1987-04-07 | Giordano Associates, Inc. | System for automatic testing of circuits and systems |
| US4806852A (en) * | 1984-09-07 | 1989-02-21 | Megatest Corporation | Automatic test system with enhanced performance of timing generators |
| US4694242A (en) * | 1984-10-01 | 1987-09-15 | Motorola Inc. | Integrated circuit tester and remote pin electronics therefor |
| DK190785A (da) * | 1985-04-29 | 1986-10-30 | Nordiske Kabel Traad | Fremgangsmaade til overvaagning af en databehandlingsenhed, samt anlaegtil udoevelse af fremgangsmaaden |
| US4994732A (en) * | 1985-12-18 | 1991-02-19 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
| US4760330A (en) * | 1986-06-06 | 1988-07-26 | Northern Telecom Limited | Test system with shared test instruments |
| US5025205A (en) * | 1989-06-22 | 1991-06-18 | Texas Instruments Incorporated | Reconfigurable architecture for logic test system |
| JPH03267779A (ja) * | 1990-03-16 | 1991-11-28 | Fujitsu Ltd | 集積回路試験装置 |
-
1990
- 1990-08-21 JP JP2218216A patent/JP2608167B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-27 US US07/874,213 patent/US5164665A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04102082A (ja) | 1992-04-03 |
| US5164665A (en) | 1992-11-17 |
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