JPH11101850A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH11101850A JPH11101850A JP9262130A JP26213097A JPH11101850A JP H11101850 A JPH11101850 A JP H11101850A JP 9262130 A JP9262130 A JP 9262130A JP 26213097 A JP26213097 A JP 26213097A JP H11101850 A JPH11101850 A JP H11101850A
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- signal
- device under
- test
- output
- under test
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 本発明の課題は、合格、不合格の判定の他に
ハイインピーダンス判定を行うことを可能とし、また、
２本の判定用トリガ信号間の所定の幅をもった時間内の
被測定デバイスの状態を判定することを可能とすること
により、従来よりも広い範囲で被測定デバイスの状態を
判定することが可能なＩＣ試験装置を提供することであ
る。 【解決手段】 被測定デバイスの出力電圧がＨｉｇｈ側
の基準電圧１以上であるときは、被測定デバイスの出力
はＨｉｇｈ信号であると判断され、被測定デバイスの出
力電圧がＬｏｗ側の基準電圧２より小さいときは、被測
定デバイスの出力はＬｏｗ信号であると判断され、ま
た、被測定デバイスの出力電圧がＨｉｇｈ側の基準電圧
１より小さく、且つ、Ｌｏｗ側の基準電圧２以上である
ときは、被測定デバイスの出力はハイインピーダンスで
あると判断される。
ハイインピーダンス判定を行うことを可能とし、また、
２本の判定用トリガ信号間の所定の幅をもった時間内の
被測定デバイスの状態を判定することを可能とすること
により、従来よりも広い範囲で被測定デバイスの状態を
判定することが可能なＩＣ試験装置を提供することであ
る。 【解決手段】 被測定デバイスの出力電圧がＨｉｇｈ側
の基準電圧１以上であるときは、被測定デバイスの出力
はＨｉｇｈ信号であると判断され、被測定デバイスの出
力電圧がＬｏｗ側の基準電圧２より小さいときは、被測
定デバイスの出力はＬｏｗ信号であると判断され、ま
た、被測定デバイスの出力電圧がＨｉｇｈ側の基準電圧
１より小さく、且つ、Ｌｏｗ側の基準電圧２以上である
ときは、被測定デバイスの出力はハイインピーダンスで
あると判断される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
試験するＩＣ試験装置に係り、詳細には、被測定デバイ
スの出力値を判定して半導体集積回路の機能及び電気的
特性の試験を行うＩＣ試験装置に関する。
試験するＩＣ試験装置に係り、詳細には、被測定デバイ
スの出力値を判定して半導体集積回路の機能及び電気的
特性の試験を行うＩＣ試験装置に関する。
【０００２】
【従来の技術】近年、様々な電子機器に用いられる回路
のＩＣ（Integrated Circuit：集積回路）化が急速に進
められてきた。ＩＣ、ＬＳＩ（Large Scale Integrated
circuit）等は、抵抗や、コンデンサ、トランジスタ等
の各素子の働きを、印刷、蒸着等の方法により形成した
回路によって実現するが、大量生産されるそれぞれの製
品間には多少の特性のばらつきが生じる。このようなＩ
ＣやＬＳＩの特性が、規格を満たしているか否かを試験
する装置がＩＣ試験装置である。
のＩＣ（Integrated Circuit：集積回路）化が急速に進
められてきた。ＩＣ、ＬＳＩ（Large Scale Integrated
circuit）等は、抵抗や、コンデンサ、トランジスタ等
の各素子の働きを、印刷、蒸着等の方法により形成した
回路によって実現するが、大量生産されるそれぞれの製
品間には多少の特性のばらつきが生じる。このようなＩ
ＣやＬＳＩの特性が、規格を満たしているか否かを試験
する装置がＩＣ試験装置である。
【０００３】ＩＣ試験装置によるＩＣ試験では、被測定
デバイスを試験するために必要なパターン信号を被測定
デバイスの所定のデバイスピンに入力し、該パターン信
号に対する被測定デバイスの出力信号を判定回路により
判定して試験結果の判定を行っている。その際、被測定
デバイスの出力ピンには、図６（ａ）のようにコンパレ
ータ回路が接続され、該コンパレータ回路によって基準
電圧と被測定デバイスの出力電圧とを比較し、図６
（ｂ）に示すように、出力電圧が基準電圧以上であれば
コンパレータ出力をＨｉｇｈ信号とし、出力電圧が基準
電圧より小であればコンパレータ出力をＬｏｗ信号とし
ていた。
デバイスを試験するために必要なパターン信号を被測定
デバイスの所定のデバイスピンに入力し、該パターン信
号に対する被測定デバイスの出力信号を判定回路により
判定して試験結果の判定を行っている。その際、被測定
デバイスの出力ピンには、図６（ａ）のようにコンパレ
ータ回路が接続され、該コンパレータ回路によって基準
電圧と被測定デバイスの出力電圧とを比較し、図６
（ｂ）に示すように、出力電圧が基準電圧以上であれば
コンパレータ出力をＨｉｇｈ信号とし、出力電圧が基準
電圧より小であればコンパレータ出力をＬｏｗ信号とし
ていた。
【０００４】また、判定回路では、図７に示すように、
タイミング発生回路から入力される判定用トリガ信号の
タイミングで、前記コンパレータ出力の状態によって被
測定デバイスの試験の合否を判定していた。
タイミング発生回路から入力される判定用トリガ信号の
タイミングで、前記コンパレータ出力の状態によって被
測定デバイスの試験の合否を判定していた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のＩＣ試験装置では、以下に述べるような点
が課題であった。
ような従来のＩＣ試験装置では、以下に述べるような点
が課題であった。
【０００６】 前記従来のコンパレータ回路では、１
出力に対するコンパレータ回路が一つずつしか存在しな
いことと、基準電圧が一つであることから、被測定デバ
イスの出力電圧の出力状態がＨｉｇｈ信号であるかＬｏ
ｗ信号であるかの比較しか行うことができず、その結
果、判定回路による被測定デバイスの試験結果の判定も
合格、不合格の二通りの判定しか行うことができなかっ
た。
出力に対するコンパレータ回路が一つずつしか存在しな
いことと、基準電圧が一つであることから、被測定デバ
イスの出力電圧の出力状態がＨｉｇｈ信号であるかＬｏ
ｗ信号であるかの比較しか行うことができず、その結
果、判定回路による被測定デバイスの試験結果の判定も
合格、不合格の二通りの判定しか行うことができなかっ
た。
【０００７】 前記従来の判定回路では、判定用トリ
ガ信号が入力されたタイミングでの、時間軸上の１点に
おける判定しか行うことができず、その他の時間におけ
る被測定デバイスの状態を判定することができなかっ
た。
ガ信号が入力されたタイミングでの、時間軸上の１点に
おける判定しか行うことができず、その他の時間におけ
る被測定デバイスの状態を判定することができなかっ
た。
【０００８】そこで本発明の課題は、前記の課題を解
決して、合格、不合格の判定の他にハイインピーダンス
判定を行うことを可能とし、また、前記の課題を解決
して、２本の判定用トリガ信号間の所定の幅をもった時
間内の被測定デバイスの状態を判定することを可能とす
ることにより、従来よりも広い範囲で被測定デバイスの
状態を判定することが可能なＩＣ試験装置を提供するこ
とである。
決して、合格、不合格の判定の他にハイインピーダンス
判定を行うことを可能とし、また、前記の課題を解決
して、２本の判定用トリガ信号間の所定の幅をもった時
間内の被測定デバイスの状態を判定することを可能とす
ることにより、従来よりも広い範囲で被測定デバイスの
状態を判定することが可能なＩＣ試験装置を提供するこ
とである。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
被測定デバイスを試験するための試験信号を生成して被
測定デバイスに対して出力し、この試験信号に対する被
測定デバイスの出力信号の状態を解析することにより被
測定デバイスの試験を行うＩＣ試験装置であって、前記
被測定デバイスの出力信号を所定の複数の基準値と比較
することにより、前記被測定デバイスの出力の複数の状
態を判別する比較手段を備えたことを特徴としている。
被測定デバイスを試験するための試験信号を生成して被
測定デバイスに対して出力し、この試験信号に対する被
測定デバイスの出力信号の状態を解析することにより被
測定デバイスの試験を行うＩＣ試験装置であって、前記
被測定デバイスの出力信号を所定の複数の基準値と比較
することにより、前記被測定デバイスの出力の複数の状
態を判別する比較手段を備えたことを特徴としている。
【００１０】請求項１記載の発明のＩＣ試験装置によれ
ば、被測定デバイスを試験するための試験信号を生成し
て被測定デバイスに対して出力し、この試験信号に対す
る被測定デバイスの出力信号の状態を解析する際に、比
較手段は、前記被測定デバイスの出力信号を所定の複数
の基準値と比較することにより、前記被測定デバイスの
出力の複数の状態を判別する。
ば、被測定デバイスを試験するための試験信号を生成し
て被測定デバイスに対して出力し、この試験信号に対す
る被測定デバイスの出力信号の状態を解析する際に、比
較手段は、前記被測定デバイスの出力信号を所定の複数
の基準値と比較することにより、前記被測定デバイスの
出力の複数の状態を判別する。
【００１１】したがって、従来は被測定デバイスの合否
の判定しか行うことができなかったが、複数の基準値と
の比較によって複数の状態を判別することにより、被測
定デバイスの出力状態に応じて合否以外のその他の状態
の判定を行うことが可能となる。
の判定しか行うことができなかったが、複数の基準値と
の比較によって複数の状態を判別することにより、被測
定デバイスの出力状態に応じて合否以外のその他の状態
の判定を行うことが可能となる。
【００１２】請求項２記載の発明は、被測定デバイスを
試験するための試験信号を生成して被測定デバイスに対
して出力し、この試験信号に対する被測定デバイスの出
力信号の状態を解析することにより被測定デバイスの試
験を行うＩＣ試験装置であって、所定期間内の前記被測
定デバイスの出力信号を取り込んで、前記試験信号に対
する前記被測定デバイスの理論的な出力信号を表す理論
値信号と比較することにより、前記被測定デバイスの出
力状態が理論値どおりであるか否かを判定する判定手段
を備えたことを特徴としている。
試験するための試験信号を生成して被測定デバイスに対
して出力し、この試験信号に対する被測定デバイスの出
力信号の状態を解析することにより被測定デバイスの試
験を行うＩＣ試験装置であって、所定期間内の前記被測
定デバイスの出力信号を取り込んで、前記試験信号に対
する前記被測定デバイスの理論的な出力信号を表す理論
値信号と比較することにより、前記被測定デバイスの出
力状態が理論値どおりであるか否かを判定する判定手段
を備えたことを特徴としている。
【００１３】請求項２記載の発明のＩＣ試験装置によれ
ば、被測定デバイスを試験するための試験信号を生成し
て被測定デバイスに対して出力し、この試験信号に対す
る被測定デバイスの出力信号の状態を解析する際に、判
定手段は、所定期間内の前記被測定デバイスの出力信号
を取り込んで、前記試験信号に対する前記被測定デバイ
スの理論的な出力信号を表す理論値信号と比較すること
により、前記被測定デバイスの出力状態が理論値どおり
であるか否かを判定する。
ば、被測定デバイスを試験するための試験信号を生成し
て被測定デバイスに対して出力し、この試験信号に対す
る被測定デバイスの出力信号の状態を解析する際に、判
定手段は、所定期間内の前記被測定デバイスの出力信号
を取り込んで、前記試験信号に対する前記被測定デバイ
スの理論的な出力信号を表す理論値信号と比較すること
により、前記被測定デバイスの出力状態が理論値どおり
であるか否かを判定する。
【００１４】したがって、従来はトリガ信号のタイミン
グによる時間軸上の一点においての判定しか行うことが
できず、判定の範囲が狭くなってしまっていたが、被測
定デバイスの出力信号を所定期間内で継続的に取り込ん
で判定するため、広い範囲の判定が可能となる。
グによる時間軸上の一点においての判定しか行うことが
できず、判定の範囲が狭くなってしまっていたが、被測
定デバイスの出力信号を所定期間内で継続的に取り込ん
で判定するため、広い範囲の判定が可能となる。
【００１５】請求項３記載の発明は、被測定デバイスを
試験するための試験信号を生成して被測定デバイスに対
して出力し、この試験信号に対する被測定デバイスの出
力信号の状態を解析することにより被測定デバイスの試
験を行うＩＣ試験装置であって、前記被測定デバイスの
出力信号を所定の複数の基準値と比較することにより、
前記被測定デバイスの出力の複数の状態を判別する比較
手段と、所定期間内の前記比較手段の判別結果を示す信
号を取り込んで、前記試験信号に対する前記被測定デバ
イスの理論的な出力信号を表す理論値信号と比較するこ
とにより、前記被測定デバイスの出力状態が理論値どお
りであるか否かを判定する判定手段と、を備えたことを
特徴としている。
試験するための試験信号を生成して被測定デバイスに対
して出力し、この試験信号に対する被測定デバイスの出
力信号の状態を解析することにより被測定デバイスの試
験を行うＩＣ試験装置であって、前記被測定デバイスの
出力信号を所定の複数の基準値と比較することにより、
前記被測定デバイスの出力の複数の状態を判別する比較
手段と、所定期間内の前記比較手段の判別結果を示す信
号を取り込んで、前記試験信号に対する前記被測定デバ
イスの理論的な出力信号を表す理論値信号と比較するこ
とにより、前記被測定デバイスの出力状態が理論値どお
りであるか否かを判定する判定手段と、を備えたことを
特徴としている。
【００１６】請求項３記載の発明のＩＣ試験装置によれ
ば、被測定デバイスを試験するための試験信号を生成し
て被測定デバイスに対して出力し、この試験信号に対す
る被測定デバイスの出力信号の状態を解析する際に、比
較手段は、前記被測定デバイスの出力信号を所定の複数
の基準値と比較することにより、前記被測定デバイスの
出力の複数の状態を判別し、判定手段は、所定期間内の
前記比較手段の判別結果を示す信号を取り込んで、前記
試験信号に対する前記被測定デバイスの理論的な出力信
号を表す理論値信号と比較することにより、前記被測定
デバイスの出力状態が理論値どおりであるか否かを判定
する。
ば、被測定デバイスを試験するための試験信号を生成し
て被測定デバイスに対して出力し、この試験信号に対す
る被測定デバイスの出力信号の状態を解析する際に、比
較手段は、前記被測定デバイスの出力信号を所定の複数
の基準値と比較することにより、前記被測定デバイスの
出力の複数の状態を判別し、判定手段は、所定期間内の
前記比較手段の判別結果を示す信号を取り込んで、前記
試験信号に対する前記被測定デバイスの理論的な出力信
号を表す理論値信号と比較することにより、前記被測定
デバイスの出力状態が理論値どおりであるか否かを判定
する。
【００１７】したがって、従来はトリガ信号のタイミン
グによる時間軸上の一点においての被測定デバイスの合
否の判定しか行うことができなかったが、複数の基準値
との比較によって複数の状態を判別し、該判別した結果
を所定期間内で継続的に取り込んで判定するため、被測
定デバイスの出力状態の種類においても、時間的にも広
い範囲の判定が可能となる。
グによる時間軸上の一点においての被測定デバイスの合
否の判定しか行うことができなかったが、複数の基準値
との比較によって複数の状態を判別し、該判別した結果
を所定期間内で継続的に取り込んで判定するため、被測
定デバイスの出力状態の種類においても、時間的にも広
い範囲の判定が可能となる。
【００１８】また、請求項４記載の発明のように、請求
項１または３に記載のＩＣ試験装置において、前記比較
手段は、それぞれ異なる基準電圧が設定された複数の比
較回路によって構成されることとしてもよい。
項１または３に記載のＩＣ試験装置において、前記比較
手段は、それぞれ異なる基準電圧が設定された複数の比
較回路によって構成されることとしてもよい。
【００１９】更に、請求項５記載の発明のように、請求
項４記載のＩＣ試験装置において、前記比較手段は、２
つの比較回路によって構成され、該２つの比較回路の比
較処理によって、相対的に高い基準電圧以上、相対的に
低い電圧以上かつ相対的に高い電圧未満、相対的に低い
電圧未満の三つの状態を判別することにより、前記被測
定デバイスの試験結果として合否の他にハイインピーダ
ンス状態の判別を行うことが可能であることとしてもよ
い。
項４記載のＩＣ試験装置において、前記比較手段は、２
つの比較回路によって構成され、該２つの比較回路の比
較処理によって、相対的に高い基準電圧以上、相対的に
低い電圧以上かつ相対的に高い電圧未満、相対的に低い
電圧未満の三つの状態を判別することにより、前記被測
定デバイスの試験結果として合否の他にハイインピーダ
ンス状態の判別を行うことが可能であることとしてもよ
い。
【００２０】したがって、請求項４、及び請求項５に記
載の発明によれば、請求項１、及び請求項３に記載の発
明の効果に加えて、複数の比較回路のそれぞれの基準電
圧と、被測定デバイスの出力電圧を比較して、該被測定
デバイスの出力電圧の値の範囲を特定することができ、
このことにより前記被測定デバイスの試験結果として合
否の他に、例えば、ハイインピーダンス状態の判別を行
うことができる。
載の発明によれば、請求項１、及び請求項３に記載の発
明の効果に加えて、複数の比較回路のそれぞれの基準電
圧と、被測定デバイスの出力電圧を比較して、該被測定
デバイスの出力電圧の値の範囲を特定することができ、
このことにより前記被測定デバイスの試験結果として合
否の他に、例えば、ハイインピーダンス状態の判別を行
うことができる。
【００２１】また、請求項６記載の発明のように、請求
項２または３に記載のＩＣ試験装置において、前記判定
手段は、所定のタイミングで発生される第１のトリガ信
号によって判定対象の信号の取り込みを開始し、該第１
のトリガ信号から所定の時間後に発生される第２のトリ
ガ信号によって判定対象の信号の取り込みを終了するこ
とにより、前記２つのトリガ信号の間の期間の出力状態
を判定することとしてもよい。
項２または３に記載のＩＣ試験装置において、前記判定
手段は、所定のタイミングで発生される第１のトリガ信
号によって判定対象の信号の取り込みを開始し、該第１
のトリガ信号から所定の時間後に発生される第２のトリ
ガ信号によって判定対象の信号の取り込みを終了するこ
とにより、前記２つのトリガ信号の間の期間の出力状態
を判定することとしてもよい。
【００２２】したがって、請求項６記載の発明によれ
ば、請求項２、及び請求項３に記載の発明の効果に加え
て、従来より用いられているトリガ信号を利用して被測
定デバイスの判定を行う期間を設定する構成であるた
め、従来の回路資源を利用することができ、また、例え
ば、従来方式と本発明の方式を選択的に適宜切り換えて
判定を行う回路等に容易に応用することが可能となる。
ば、請求項２、及び請求項３に記載の発明の効果に加え
て、従来より用いられているトリガ信号を利用して被測
定デバイスの判定を行う期間を設定する構成であるた
め、従来の回路資源を利用することができ、また、例え
ば、従来方式と本発明の方式を選択的に適宜切り換えて
判定を行う回路等に容易に応用することが可能となる。
【００２３】
【発明の実施の形態】以下、図１〜図５を参照して本発
明に係るＩＣ試験装置１の実施の形態を詳細に説明す
る。
明に係るＩＣ試験装置１の実施の形態を詳細に説明す
る。
【００２４】まず構成を説明する。図１は、本実施の形
態のＩＣ試験装置１の回路構成を示すブロック図であ
る。
態のＩＣ試験装置１の回路構成を示すブロック図であ
る。
【００２５】図１において、ＩＣ試験装置１は、タイミ
ング発生回路８、パターンシーケンス制御回路９、判定
値処理回路１０と、それぞれ複数のコンパレータ回路
５、ウインドウ比較判定回路６、ハイインピーダンス判
定回路７、ＯＲゲート１１、及びセレクタ１２によって
構成され、複数の被測定デバイス３を実装した被測定デ
バイス実装ボード２と接続されている。このＩＣ試験装
置１は、同一の機能を有する複数の回路構成を並列的に
備えた構成であるので、複数の被測定デバイス３を同時
に実装して順次試験可能である。また、図１において恒
温槽４は、必須の構成要素ではないが、内部温度を任意
に変更できる容器である恒温槽４を備えることにより、
様々な温度環境でのＩＣ試験を可能とするテストバーン
インシステムを構成することも可能である。
ング発生回路８、パターンシーケンス制御回路９、判定
値処理回路１０と、それぞれ複数のコンパレータ回路
５、ウインドウ比較判定回路６、ハイインピーダンス判
定回路７、ＯＲゲート１１、及びセレクタ１２によって
構成され、複数の被測定デバイス３を実装した被測定デ
バイス実装ボード２と接続されている。このＩＣ試験装
置１は、同一の機能を有する複数の回路構成を並列的に
備えた構成であるので、複数の被測定デバイス３を同時
に実装して順次試験可能である。また、図１において恒
温槽４は、必須の構成要素ではないが、内部温度を任意
に変更できる容器である恒温槽４を備えることにより、
様々な温度環境でのＩＣ試験を可能とするテストバーン
インシステムを構成することも可能である。
【００２６】コンパレータ回路５は、基準電圧としてＨ
ｉｇｈ側基準電圧を設定されたＨｉｇｈ側コンパレータ
回路５ａと、基準電圧としてＬｏｗ側基準電圧を設定さ
れたＬｏｗ側コンパレータ回路５ｂとに分けられるが、
内部の回路構成は同一である。そして、被測定デバイス
３の出力信号は、２つの経路に分配されてＨｉｇｈ側コ
ンパレータ回路５ａとＬｏｗ側コンパレータ回路５ｂの
両方のコンパレータ回路５に対して出力される。
ｉｇｈ側基準電圧を設定されたＨｉｇｈ側コンパレータ
回路５ａと、基準電圧としてＬｏｗ側基準電圧を設定さ
れたＬｏｗ側コンパレータ回路５ｂとに分けられるが、
内部の回路構成は同一である。そして、被測定デバイス
３の出力信号は、２つの経路に分配されてＨｉｇｈ側コ
ンパレータ回路５ａとＬｏｗ側コンパレータ回路５ｂの
両方のコンパレータ回路５に対して出力される。
【００２７】Ｈｉｇｈ側コンパレータ回路５ａは、被測
定デバイス３から入力される信号の電圧値をＨｉｇｈ側
基準電圧と比較して、被測定デバイス３から入力される
電圧値がＨｉｇｈ側基準電圧以上であれば、Ｈｉｇｈ信
号をＨｉｇｈ側ウインドウ比較判定回路６ａに対して出
力し、被測定デバイス３から入力される電圧値がＬｏｗ
側基準電圧よりも小さければ、Ｌｏｗ信号をＨｉｇｈ側
ウインドウ比較判定回路６ａに対して出力する。
定デバイス３から入力される信号の電圧値をＨｉｇｈ側
基準電圧と比較して、被測定デバイス３から入力される
電圧値がＨｉｇｈ側基準電圧以上であれば、Ｈｉｇｈ信
号をＨｉｇｈ側ウインドウ比較判定回路６ａに対して出
力し、被測定デバイス３から入力される電圧値がＬｏｗ
側基準電圧よりも小さければ、Ｌｏｗ信号をＨｉｇｈ側
ウインドウ比較判定回路６ａに対して出力する。
【００２８】同様に、Ｌｏｗ側コンパレータ回路５ｂに
含まれるは、被測定デバイス３から入力される信号の電
圧値をＬｏｗ側基準電圧と比較して、被測定デバイス３
から入力される電圧値がＬｏｗ側基準電圧以上であれ
ば、Ｈｉｇｈ信号をＬｏｗ側ウインドウ比較判定回路６
ｂに対して出力し、被測定デバイス３から入力される電
圧値がＬｏｗ側基準電圧よりも小さければ、Ｌｏｗ信号
をＬｏｗ側ウインドウ比較判定回路６ｂに対して出力す
る。
含まれるは、被測定デバイス３から入力される信号の電
圧値をＬｏｗ側基準電圧と比較して、被測定デバイス３
から入力される電圧値がＬｏｗ側基準電圧以上であれ
ば、Ｈｉｇｈ信号をＬｏｗ側ウインドウ比較判定回路６
ｂに対して出力し、被測定デバイス３から入力される電
圧値がＬｏｗ側基準電圧よりも小さければ、Ｌｏｗ信号
をＬｏｗ側ウインドウ比較判定回路６ｂに対して出力す
る。
【００２９】ウインドウ比較判定回路６は、Ｈｉｇｈ側
コンパレータ回路５ａから出力される信号を入力とする
Ｈｉｇｈ側ウインドウ比較判定回路６ａと、Ｌｏｗ側コ
ンパレータ回路５ｂから入力される信号を入力とするＬ
ｏｗ側ウインドウ比較判定回路６ｂとに分けられるが、
内部の回路構成は同一であり、これを図２に示して、以
下ウインドウ比較判定回路６の内部回路構成について説
明する。
コンパレータ回路５ａから出力される信号を入力とする
Ｈｉｇｈ側ウインドウ比較判定回路６ａと、Ｌｏｗ側コ
ンパレータ回路５ｂから入力される信号を入力とするＬ
ｏｗ側ウインドウ比較判定回路６ｂとに分けられるが、
内部の回路構成は同一であり、これを図２に示して、以
下ウインドウ比較判定回路６の内部回路構成について説
明する。
【００３０】図２において、ウインドウ比較判定回路６
は、フリップフロップＦ／Ｆ１〜Ｆ／Ｆ５、ＡＮＤゲー
トＡＧ１〜ＡＧ４、ＯＲゲートＯＧ１，ＯＧ２、ディレ
イラインＤＬＹ１，ＤＬＹ２、及びインバータＩＮＶに
よって構成されている。そして、このウインドウ比較判
定回路６は、機能的には、フリップフロップＦ／Ｆ４，
Ｆ／Ｆ５、及びＯＲゲートＯＧ１からなるエッジ判定部
６１と、フリップフロップＦ／Ｆ１〜Ｆ／Ｆ３、ディレ
イラインＤＬＹ１，ＤＬＹ２、及びＡＮＤゲートＡＧ１
からなるウインドウ判定部６２とによって構成されてい
る。
は、フリップフロップＦ／Ｆ１〜Ｆ／Ｆ５、ＡＮＤゲー
トＡＧ１〜ＡＧ４、ＯＲゲートＯＧ１，ＯＧ２、ディレ
イラインＤＬＹ１，ＤＬＹ２、及びインバータＩＮＶに
よって構成されている。そして、このウインドウ比較判
定回路６は、機能的には、フリップフロップＦ／Ｆ４，
Ｆ／Ｆ５、及びＯＲゲートＯＧ１からなるエッジ判定部
６１と、フリップフロップＦ／Ｆ１〜Ｆ／Ｆ３、ディレ
イラインＤＬＹ１，ＤＬＹ２、及びＡＮＤゲートＡＧ１
からなるウインドウ判定部６２とによって構成されてい
る。
【００３１】フリップフロップＦ／Ｆ１は、時間的に先
にセット端子Ｓに入力される判定用トリガ信号１によっ
てセットされ、データ出力端子ＱからＨｉｇｈ信号をＡ
ＮＤゲートＡＧ１に対して出力し、時間的に後にリセッ
ト端子Ｒに入力される判定用トリガ信号２によってリセ
ットされ、データ出力端子ＱからＬｏｗ信号をＡＮＤゲ
ートＡＧ１に対して出力することにより、タイミング発
生回路８から入力される判定用トリガ信号１と判定用ト
リガ信号２の間の時間内においてのみ、Ｈｉｇｈ信号を
ＡＮＤゲートＡＧ１に対して出力する。
にセット端子Ｓに入力される判定用トリガ信号１によっ
てセットされ、データ出力端子ＱからＨｉｇｈ信号をＡ
ＮＤゲートＡＧ１に対して出力し、時間的に後にリセッ
ト端子Ｒに入力される判定用トリガ信号２によってリセ
ットされ、データ出力端子ＱからＬｏｗ信号をＡＮＤゲ
ートＡＧ１に対して出力することにより、タイミング発
生回路８から入力される判定用トリガ信号１と判定用ト
リガ信号２の間の時間内においてのみ、Ｈｉｇｈ信号を
ＡＮＤゲートＡＧ１に対して出力する。
【００３２】ＡＮＤゲートＡＧ１は、コンパレータ回路
５から入力される信号と、フリップフロップＦ／Ｆ１か
ら入力される信号のＡＮＤ演算を行い、フリップフロッ
プＦ／Ｆ２のセット端子Ｓに対して出力する。すなわ
ち、前記フリップフロップＦ／Ｆ１がＨｉｇｈ信号を出
力する判定用トリガ信号１と判定用トリガ信号２の間の
時間内においてのみ、コンパレータ回路５から入力され
る信号をフリップフロップＦ／Ｆ２のセット端子Ｓに対
して出力し、それ以外の時間には、Ｌｏｗ信号をフリッ
プフロップＦ／Ｆ２のセット端子Ｓに対して出力する。
５から入力される信号と、フリップフロップＦ／Ｆ１か
ら入力される信号のＡＮＤ演算を行い、フリップフロッ
プＦ／Ｆ２のセット端子Ｓに対して出力する。すなわ
ち、前記フリップフロップＦ／Ｆ１がＨｉｇｈ信号を出
力する判定用トリガ信号１と判定用トリガ信号２の間の
時間内においてのみ、コンパレータ回路５から入力され
る信号をフリップフロップＦ／Ｆ２のセット端子Ｓに対
して出力し、それ以外の時間には、Ｌｏｗ信号をフリッ
プフロップＦ／Ｆ２のセット端子Ｓに対して出力する。
【００３３】ディレイラインＤＬＹ１は、タイミング発
生回路８から入力される判定用トリガ信号２を所定の時
間分遅延させ、フリップフロップＦ／Ｆ３のクロック端
子、及びディレイラインＤＬＹ２に対して出力する。デ
ィレイラインＤＬＹ２は、ディレイラインＤＬＹ１から
入力される、所定の時間分遅延させられた判定用トリガ
信号２を更に所定時間分遅延させ、フリップフロップＦ
／Ｆ２のリセット端子Ｒに対して出力する。
生回路８から入力される判定用トリガ信号２を所定の時
間分遅延させ、フリップフロップＦ／Ｆ３のクロック端
子、及びディレイラインＤＬＹ２に対して出力する。デ
ィレイラインＤＬＹ２は、ディレイラインＤＬＹ１から
入力される、所定の時間分遅延させられた判定用トリガ
信号２を更に所定時間分遅延させ、フリップフロップＦ
／Ｆ２のリセット端子Ｒに対して出力する。
【００３４】フリップフロップＦ／Ｆ２は、ＡＮＤゲー
トＡＧ１からＨｉｇｈ信号が入力されるとセットされ、
データ出力端子ＱからＨｉｇｈ信号をフリップフロップ
Ｆ／Ｆ３のデータ入力端子Ｄに対して出力し、ディレイ
ラインＤＬＹ２からＨｉｇｈ信号が入力されるとリセッ
トされ、データ出力端子ＱからＬｏｗ信号をフリップフ
ロップＦ／Ｆ３のデータ入力端子Ｄに対して出力する。
トＡＧ１からＨｉｇｈ信号が入力されるとセットされ、
データ出力端子ＱからＨｉｇｈ信号をフリップフロップ
Ｆ／Ｆ３のデータ入力端子Ｄに対して出力し、ディレイ
ラインＤＬＹ２からＨｉｇｈ信号が入力されるとリセッ
トされ、データ出力端子ＱからＬｏｗ信号をフリップフ
ロップＦ／Ｆ３のデータ入力端子Ｄに対して出力する。
【００３５】フリップフロップＦ／Ｆ３は、ディレイラ
インＤＬＹ１からクロック端子に入力される信号のエッ
ジで、フリップフロップＦ／Ｆ２からデータ入力端子Ｄ
に入力される信号をラッチして、データ出力端子Ｑから
ＡＮＤゲートＡＧ３に対して出力する。
インＤＬＹ１からクロック端子に入力される信号のエッ
ジで、フリップフロップＦ／Ｆ２からデータ入力端子Ｄ
に入力される信号をラッチして、データ出力端子Ｑから
ＡＮＤゲートＡＧ３に対して出力する。
【００３６】フリップフロップＦ／Ｆ４は、タイミング
発生回路８からクロック端子に入力される判定用トリガ
信号１のエッジで、コンパレータ回路５からデータ入力
端子Ｄに入力される信号をラッチして、データ出力端子
ＱからＯＲゲートＯＧ１に対して出力する。
発生回路８からクロック端子に入力される判定用トリガ
信号１のエッジで、コンパレータ回路５からデータ入力
端子Ｄに入力される信号をラッチして、データ出力端子
ＱからＯＲゲートＯＧ１に対して出力する。
【００３７】同様にフリップフロップＦ／Ｆ５は、タイ
ミング発生回路８からクロック端子に入力される判定用
トリガ信号２のエッジで、コンパレータ回路５からデー
タ入力端子Ｄに入力される信号をラッチして、データ出
力端子ＱからＯＲゲートＯＧ１に対して出力する。
ミング発生回路８からクロック端子に入力される判定用
トリガ信号２のエッジで、コンパレータ回路５からデー
タ入力端子Ｄに入力される信号をラッチして、データ出
力端子ＱからＯＲゲートＯＧ１に対して出力する。
【００３８】ＯＲゲートＯＧ１は、フリップフロップＦ
／Ｆ４及びフリップフロップＦ／Ｆ５から入力される信
号のＯＲ演算を行い、ＡＮＤゲートＡＧ２に対して出力
する。
／Ｆ４及びフリップフロップＦ／Ｆ５から入力される信
号のＯＲ演算を行い、ＡＮＤゲートＡＧ２に対して出力
する。
【００３９】ＡＮＤゲートＡＧ２は、ＯＲゲートＯＧ１
から入力される信号と、パターンシーケンス制御回路９
から入力される切り換え信号とのＡＮＤ演算を行い、Ｏ
ＲゲートＯＧ２に対して出力する。
から入力される信号と、パターンシーケンス制御回路９
から入力される切り換え信号とのＡＮＤ演算を行い、Ｏ
ＲゲートＯＧ２に対して出力する。
【００４０】ＡＮＤゲートＡＧ３は、フリップフロップ
Ｆ／Ｆ３から入力される信号と、パターンシーケンス制
御回路９から入力されインバータＩＮＶによって反転さ
れた切り換え信号とのＡＮＤ演算を行い、ＯＲゲートＯ
Ｇ２に対して出力する。
Ｆ／Ｆ３から入力される信号と、パターンシーケンス制
御回路９から入力されインバータＩＮＶによって反転さ
れた切り換え信号とのＡＮＤ演算を行い、ＯＲゲートＯ
Ｇ２に対して出力する。
【００４１】ＯＲゲートＯＧ２は、ＡＮＤゲートＡＧ２
から入力される信号と、ＡＮＤゲートＡＧ３から入力さ
れる信号とのＯＲ演算を行い、ＡＮＤゲートＡＧ４に対
して出力する。
から入力される信号と、ＡＮＤゲートＡＧ３から入力さ
れる信号とのＯＲ演算を行い、ＡＮＤゲートＡＧ４に対
して出力する。
【００４２】ＡＮＤゲートＡＧ４は、ＯＲゲートＯＧ２
から入力される信号と、パターンシーケンス制御回路９
から入力される期待パターン信号とのＡＮＤ演算を行
い、ウインドウ比較判定回路６外部のＯＲゲート１１に
対して出力する。ここで、当該ウインドウ比較判定回路
６がＨｉｇｈ側ウインドウ比較判定回路６ａに含まれる
か、Ｌｏｗ側ウインドウ比較判定回路６ｂに含まれるか
によって、Ｈｉｇｈ側コンパレータ回路５ａの出力信号
に対応するＨｉｇｈ側期待パターン信号、またはＬｏｗ
側コンパレータ回路５ｂの出力信号に対応するＬｏｗ側
期待パターン信号のいずれかが適宜パターンシーケンス
制御回路９から期待パターン信号として入力されてい
る。
から入力される信号と、パターンシーケンス制御回路９
から入力される期待パターン信号とのＡＮＤ演算を行
い、ウインドウ比較判定回路６外部のＯＲゲート１１に
対して出力する。ここで、当該ウインドウ比較判定回路
６がＨｉｇｈ側ウインドウ比較判定回路６ａに含まれる
か、Ｌｏｗ側ウインドウ比較判定回路６ｂに含まれるか
によって、Ｈｉｇｈ側コンパレータ回路５ａの出力信号
に対応するＨｉｇｈ側期待パターン信号、またはＬｏｗ
側コンパレータ回路５ｂの出力信号に対応するＬｏｗ側
期待パターン信号のいずれかが適宜パターンシーケンス
制御回路９から期待パターン信号として入力されてい
る。
【００４３】以上がウインドウ比較判定回路６の内部回
路構成についての説明であり、このような回路構成によ
って、ウインドウ比較判定回路６は全体として、パター
ンシーケンス制御回路９から入力される切り換え信号
が、通常のエッジ判定（判定用トリガ信号のエッジのタ
イミングで判定を行う）を設定する信号であるときは、
タイミング発生回路８から入力される判定用トリガ信号
１、及び判定用トリガ信号２のタイミングで、コンパレ
ータ回路５から入力される信号と、パターンシーケンス
制御回路９から入力される期待パターン信号との比較を
行うことによって通常のエッジ判定を行い、判定結果を
示す信号をＯＲゲート１１に対して出力する。
路構成についての説明であり、このような回路構成によ
って、ウインドウ比較判定回路６は全体として、パター
ンシーケンス制御回路９から入力される切り換え信号
が、通常のエッジ判定（判定用トリガ信号のエッジのタ
イミングで判定を行う）を設定する信号であるときは、
タイミング発生回路８から入力される判定用トリガ信号
１、及び判定用トリガ信号２のタイミングで、コンパレ
ータ回路５から入力される信号と、パターンシーケンス
制御回路９から入力される期待パターン信号との比較を
行うことによって通常のエッジ判定を行い、判定結果を
示す信号をＯＲゲート１１に対して出力する。
【００４４】また、パターンシーケンス制御回路９から
入力される切り換え信号が、リアルタイムのウインドウ
判定（判定用トリガ信号１と判定用トリガ信号２の間の
時間内のリアルタイムな判定を行う）を設定する信号で
あるときは、タイミング発生回路８から入力される判定
用トリガ信号１と判定用トリガ信号２の間の時間内で、
コンパレータ回路５から入力される信号と、パターンシ
ーケンス制御回路９から入力される期待パターン信号と
の比較を行うことによってリアルタイムのウインドウ判
定を行い、判定結果を示す信号をＯＲゲート１１に対し
て出力する。
入力される切り換え信号が、リアルタイムのウインドウ
判定（判定用トリガ信号１と判定用トリガ信号２の間の
時間内のリアルタイムな判定を行う）を設定する信号で
あるときは、タイミング発生回路８から入力される判定
用トリガ信号１と判定用トリガ信号２の間の時間内で、
コンパレータ回路５から入力される信号と、パターンシ
ーケンス制御回路９から入力される期待パターン信号と
の比較を行うことによってリアルタイムのウインドウ判
定を行い、判定結果を示す信号をＯＲゲート１１に対し
て出力する。
【００４５】ハイインピーダンス判定回路７は、内部の
回路構成は、図３に示すように、図２に示したウインド
ウ比較判定回路６の内部の回路構成とほぼ同様であるた
め、図２と同一の構成要素には同一の符号を付し詳細な
説明を省略することとする。そして、このハイインピー
ダンス判定回路７は、機能的には、フリップフロップＦ
／Ｆ４，Ｆ／Ｆ５、及びＯＲゲートＯＧ１からなるエッ
ジ判定部６１と、フリップフロップＦ／Ｆ１〜Ｆ／Ｆ
３、ディレイラインＤＬＹ１，ＤＬＹ２、及びＡＮＤゲ
ートＡＧ１からなるウインドウ判定部６２とによって構
成されている。
回路構成は、図３に示すように、図２に示したウインド
ウ比較判定回路６の内部の回路構成とほぼ同様であるた
め、図２と同一の構成要素には同一の符号を付し詳細な
説明を省略することとする。そして、このハイインピー
ダンス判定回路７は、機能的には、フリップフロップＦ
／Ｆ４，Ｆ／Ｆ５、及びＯＲゲートＯＧ１からなるエッ
ジ判定部６１と、フリップフロップＦ／Ｆ１〜Ｆ／Ｆ
３、ディレイラインＤＬＹ１，ＤＬＹ２、及びＡＮＤゲ
ートＡＧ１からなるウインドウ判定部６２とによって構
成されている。
【００４６】図３において、ハイインピーダンス判定回
路７の内部の回路構成が図２のウインドウ比較判定回路
６の構成と異なる点は、コンパレータ回路５からの入力
段にＮＡＮＤデートＮＧを備えている点であり、ハイイ
ンピーダンス判定回路７では、このＮＡＮＤゲートＮＧ
に対して、被測定デバイス３の同一のデバイスピンと接
続されたＨｉｇｈ側コンパレータ回路５ａ、及びＬｏｗ
側コンパレータ回路５ｂからの出力信号が入力される。
路７の内部の回路構成が図２のウインドウ比較判定回路
６の構成と異なる点は、コンパレータ回路５からの入力
段にＮＡＮＤデートＮＧを備えている点であり、ハイイ
ンピーダンス判定回路７では、このＮＡＮＤゲートＮＧ
に対して、被測定デバイス３の同一のデバイスピンと接
続されたＨｉｇｈ側コンパレータ回路５ａ、及びＬｏｗ
側コンパレータ回路５ｂからの出力信号が入力される。
【００４７】そして、ＮＡＮＤゲートＮＧは、被測定デ
バイス３の同一のデバイスピンと接続されたＨｉｇｈ側
コンパレータ回路５ａ、及びＬｏｗ側コンパレータ回路
５ｂからの出力信号のＮＡＮＤ演算を行い、ＡＮＤゲー
トＡＧ１、フリップフロップＦ／Ｆ４のデータ入力端子
Ｄ、及びフリップフロップＦ／Ｆ５のデータ入力端子Ｄ
に対して出力する。
バイス３の同一のデバイスピンと接続されたＨｉｇｈ側
コンパレータ回路５ａ、及びＬｏｗ側コンパレータ回路
５ｂからの出力信号のＮＡＮＤ演算を行い、ＡＮＤゲー
トＡＧ１、フリップフロップＦ／Ｆ４のデータ入力端子
Ｄ、及びフリップフロップＦ／Ｆ５のデータ入力端子Ｄ
に対して出力する。
【００４８】その他の構成要素は、図２に示したウイン
ドウ比較判定回路６の構成要素と同一であり、このよう
な回路構成によって、ハイインピーダンス判定回路７は
全体として、パターンシーケンス制御回路９から入力さ
れる切り換え信号が、通常のエッジ判定によるハイイン
ピーダンス判定を設定する信号であるときは、タイミン
グ発生回路８から入力される判定用トリガ信号１、及び
判定用トリガ信号２のタイミングで、Ｈｉｇｈ側コンパ
レータ回路５ａ、及びＬｏｗ側コンパレータ回路５ｂか
ら入力される信号をＮＡＮＤゲートＮＧによってＮＡＮ
Ｄ演算した結果と、パターンシーケンス制御回路９から
入力される期待パターン信号との比較を行うことによっ
て通常のエッジ判定によるハイインピーダンス判定を行
い、判定結果を示す信号をセレクタ１２に対して出力す
る。
ドウ比較判定回路６の構成要素と同一であり、このよう
な回路構成によって、ハイインピーダンス判定回路７は
全体として、パターンシーケンス制御回路９から入力さ
れる切り換え信号が、通常のエッジ判定によるハイイン
ピーダンス判定を設定する信号であるときは、タイミン
グ発生回路８から入力される判定用トリガ信号１、及び
判定用トリガ信号２のタイミングで、Ｈｉｇｈ側コンパ
レータ回路５ａ、及びＬｏｗ側コンパレータ回路５ｂか
ら入力される信号をＮＡＮＤゲートＮＧによってＮＡＮ
Ｄ演算した結果と、パターンシーケンス制御回路９から
入力される期待パターン信号との比較を行うことによっ
て通常のエッジ判定によるハイインピーダンス判定を行
い、判定結果を示す信号をセレクタ１２に対して出力す
る。
【００４９】また、パターンシーケンス制御回路９から
入力される切り換え信号が、リアルタイムのウインドウ
判定によるハイインピーダンス判定を設定する信号であ
るときは、タイミング発生回路８から入力される判定用
トリガ信号１と判定用トリガ信号２の間の時間内で、Ｈ
ｉｇｈ側コンパレータ回路５ａ、及びＬｏｗ側コンパレ
ータ回路５ｂから入力される信号をＮＡＮＤゲートＮＧ
によってＮＡＮＤ演算した結果と、パターンシーケンス
制御回路９から入力される期待パターン信号との比較を
行うことによってリアルタイムのウインドウ判定による
ハイインピーダンス判定を行い、判定結果を示す信号を
セレクタ１２に対して出力する。
入力される切り換え信号が、リアルタイムのウインドウ
判定によるハイインピーダンス判定を設定する信号であ
るときは、タイミング発生回路８から入力される判定用
トリガ信号１と判定用トリガ信号２の間の時間内で、Ｈ
ｉｇｈ側コンパレータ回路５ａ、及びＬｏｗ側コンパレ
ータ回路５ｂから入力される信号をＮＡＮＤゲートＮＧ
によってＮＡＮＤ演算した結果と、パターンシーケンス
制御回路９から入力される期待パターン信号との比較を
行うことによってリアルタイムのウインドウ判定による
ハイインピーダンス判定を行い、判定結果を示す信号を
セレクタ１２に対して出力する。
【００５０】タイミング発生回路８は、判定のタイミン
グに関する情報であるタイミングデータに基づいて出力
比較用の判定用トリガ信号１、及び判定用トリガ信号２
を発生し、ウインドウ比較判定回路６、及びハイインピ
ーダンス判定回路７に対して出力する。
グに関する情報であるタイミングデータに基づいて出力
比較用の判定用トリガ信号１、及び判定用トリガ信号２
を発生し、ウインドウ比較判定回路６、及びハイインピ
ーダンス判定回路７に対して出力する。
【００５１】ＯＲゲート１１は、被測定デバイス３の同
一のデバイスピンと接続されたＨｉｇｈ側コンパレータ
回路５ａ、及びＬｏｗ側コンパレータ回路５ｂからのそ
れぞれの出力信号を処理したＨｉｇｈ側ウインドウ比較
判定回路６ａと、Ｌｏｗ側ウインドウ比較判定回路６ｂ
の出力信号を入力としてＯＲ演算を行い、セレクタ１２
に対して出力する。すなわち、ＯＲゲート１１は、Ｈｉ
ｇｈ側コンパレータ回路５ａ、Ｈｉｇｈ側ウインドウ比
較判定回路６ａを経て処理された判定結果を示す信号
と、Ｌｏｗ側コンパレータ回路５ｂ、Ｌｏｗ側ウインド
ウ比較判定回路６ｂを経て処理された判定結果を示す信
号とを合成して、セレクタ１２に対して出力する。
一のデバイスピンと接続されたＨｉｇｈ側コンパレータ
回路５ａ、及びＬｏｗ側コンパレータ回路５ｂからのそ
れぞれの出力信号を処理したＨｉｇｈ側ウインドウ比較
判定回路６ａと、Ｌｏｗ側ウインドウ比較判定回路６ｂ
の出力信号を入力としてＯＲ演算を行い、セレクタ１２
に対して出力する。すなわち、ＯＲゲート１１は、Ｈｉ
ｇｈ側コンパレータ回路５ａ、Ｈｉｇｈ側ウインドウ比
較判定回路６ａを経て処理された判定結果を示す信号
と、Ｌｏｗ側コンパレータ回路５ｂ、Ｌｏｗ側ウインド
ウ比較判定回路６ｂを経て処理された判定結果を示す信
号とを合成して、セレクタ１２に対して出力する。
【００５２】パターンシーケンス制御回路９は、通常の
エッジ判定とリアルタイムのウインドウ判定とを切り換
え制御する切り換え信号を、全てのウインドウ比較判定
回路６及びハイインピーダンス判定回路７に対して出力
し、Ｈｉｇｈ側コンパレータ回路５ａの出力信号を判定
するための期待パターン信号をＨｉｇｈ側ウインドウ比
較判定回路６ａに対して出力し、Ｌｏｗ側コンパレータ
回路５ｂの出力信号を判定するための期待パターン信号
をＬｏｗ側ウインドウ比較判定回路６ｂに対して出力
し、ハイインピーダンス判定を行うための期待パターン
信号をハイインピーダンス判定回路７に対して出力す
る。
エッジ判定とリアルタイムのウインドウ判定とを切り換
え制御する切り換え信号を、全てのウインドウ比較判定
回路６及びハイインピーダンス判定回路７に対して出力
し、Ｈｉｇｈ側コンパレータ回路５ａの出力信号を判定
するための期待パターン信号をＨｉｇｈ側ウインドウ比
較判定回路６ａに対して出力し、Ｌｏｗ側コンパレータ
回路５ｂの出力信号を判定するための期待パターン信号
をＬｏｗ側ウインドウ比較判定回路６ｂに対して出力
し、ハイインピーダンス判定を行うための期待パターン
信号をハイインピーダンス判定回路７に対して出力す
る。
【００５３】セレクタ１２は、パターンシーケンス制御
回路９からセレクト端子Ｓに入力されるセレクト信号に
従って、ＯＲゲート１１から入力される前記合成された
判定結果を示す信号と、ハイインピーダンス判定回路７
から入力されるハイインピーダンス判定結果を示す信号
を適宜選択して、判定値処理回路１０に対して出力す
る。
回路９からセレクト端子Ｓに入力されるセレクト信号に
従って、ＯＲゲート１１から入力される前記合成された
判定結果を示す信号と、ハイインピーダンス判定回路７
から入力されるハイインピーダンス判定結果を示す信号
を適宜選択して、判定値処理回路１０に対して出力す
る。
【００５４】判定値処理回路１０は、被測定デバイス３
の各デバイスピンに対応する複数のセレクタ回路１２か
ら入力されるそれぞれの判定結果を示す信号を解析し
て、被測定デバイス３の試験結果を処理する。
の各デバイスピンに対応する複数のセレクタ回路１２か
ら入力されるそれぞれの判定結果を示す信号を解析し
て、被測定デバイス３の試験結果を処理する。
【００５５】次に動作を説明する。まず、図４、及び図
５を参照して、本実施の形態のＩＣ試験装置１の動作を
概念的に説明する。
５を参照して、本実施の形態のＩＣ試験装置１の動作を
概念的に説明する。
【００５６】従来は、前述した図６のように、一つのコ
ンパレータ回路によって、一つの基準電圧に対しての比
較を行っていたが、本実施の形態では、二つのコンパレ
ータ回路によって、二つの基準電圧に対しての比較を行
い、被測定デバイス３の試験の合否の他に、ハイインピ
ーダンス判定を行うことが可能であることを図４に示し
ている。
ンパレータ回路によって、一つの基準電圧に対しての比
較を行っていたが、本実施の形態では、二つのコンパレ
ータ回路によって、二つの基準電圧に対しての比較を行
い、被測定デバイス３の試験の合否の他に、ハイインピ
ーダンス判定を行うことが可能であることを図４に示し
ている。
【００５７】すなわち、図４（ｂ）において、被測定デ
バイス３の出力電圧がＨｉｇｈ側の基準電圧１以上であ
るときは、被測定デバイス３の出力はＨｉｇｈ信号であ
ると判断され、被測定デバイス３の出力電圧がＬｏｗ側
の基準電圧２より小さいときは、被測定デバイス３の出
力はＬｏｗ信号であると判断され、また、被測定デバイ
ス３の出力電圧がＨｉｇｈ側の基準電圧１より小さく、
且つ、Ｌｏｗ側の基準電圧２以上であるときは、被測定
デバイス３の出力はハイインピーダンスであると判断さ
れる。
バイス３の出力電圧がＨｉｇｈ側の基準電圧１以上であ
るときは、被測定デバイス３の出力はＨｉｇｈ信号であ
ると判断され、被測定デバイス３の出力電圧がＬｏｗ側
の基準電圧２より小さいときは、被測定デバイス３の出
力はＬｏｗ信号であると判断され、また、被測定デバイ
ス３の出力電圧がＨｉｇｈ側の基準電圧１より小さく、
且つ、Ｌｏｗ側の基準電圧２以上であるときは、被測定
デバイス３の出力はハイインピーダンスであると判断さ
れる。
【００５８】なお、図４（ａ）では、概念的に二つのコ
ンパレータ回路を一つのコンパレータ回路のシンボルで
表現している。
ンパレータ回路を一つのコンパレータ回路のシンボルで
表現している。
【００５９】また、従来は、前述した図７のように、判
定用トリガ信号のタイミングで判定を行っていたが、本
実施の形態では、判定用トリガ信号１と判定用トリガ信
号２の間の時間の幅を持つウインドウ判定用トリガ信号
を生成して、該ウインドウ判定用トリガ信号が出力され
ている時間内での、被測定デバイス３の出力状態をリア
ルタイムで判定することが可能であることを図５に示し
ている。
定用トリガ信号のタイミングで判定を行っていたが、本
実施の形態では、判定用トリガ信号１と判定用トリガ信
号２の間の時間の幅を持つウインドウ判定用トリガ信号
を生成して、該ウインドウ判定用トリガ信号が出力され
ている時間内での、被測定デバイス３の出力状態をリア
ルタイムで判定することが可能であることを図５に示し
ている。
【００６０】次に以上のような概念的な動作を実現する
ＩＣ試験装置１の動作について説明する。
ＩＣ試験装置１の動作について説明する。
【００６１】被測定デバイス３は、図１に示すように被
測定デバイス実装ボード２に対して複数実装されてお
り、図示はしないが、ＩＣ試験装置１からのアウトプッ
トイネーブル信号によって、一つの被測定デバイス３が
選択されて順次試験が行われる。
測定デバイス実装ボード２に対して複数実装されてお
り、図示はしないが、ＩＣ試験装置１からのアウトプッ
トイネーブル信号によって、一つの被測定デバイス３が
選択されて順次試験が行われる。
【００６２】そして、被測定デバイス実装ボード２に実
装された複数の被測定デバイス３に対して、被測定デバ
イス３を試験するために必要なパターン信号がＩＣ試験
装置１から入力されると、前記アウトプットイネーブル
信号によって出力可能状態となっている一つの被測定デ
バイス３は、それぞれのデバイスピンから、それぞれに
対応するコンパレータ回路５に対して信号を出力する。
この被測定デバイス３の出力信号は、各デバイスピン毎
に対応づけられたＨｉｇｈ側コンパレータ回路５ａ、及
びＬｏｗ側コンパレータ回路５ｂのそれぞれに対して出
力される。
装された複数の被測定デバイス３に対して、被測定デバ
イス３を試験するために必要なパターン信号がＩＣ試験
装置１から入力されると、前記アウトプットイネーブル
信号によって出力可能状態となっている一つの被測定デ
バイス３は、それぞれのデバイスピンから、それぞれに
対応するコンパレータ回路５に対して信号を出力する。
この被測定デバイス３の出力信号は、各デバイスピン毎
に対応づけられたＨｉｇｈ側コンパレータ回路５ａ、及
びＬｏｗ側コンパレータ回路５ｂのそれぞれに対して出
力される。
【００６３】Ｈｉｇｈ側コンパレータ回路５ａに入力さ
れた前記被測定デバイス３の出力信号は、その電圧値を
Ｈｉｇｈ側基準電圧と比較されて、被測定デバイス３か
ら入力される電圧値がＨｉｇｈ側基準電圧以上であれば
Ｈｉｇｈ信号が、被測定デバイス３から入力される電圧
値がＨｉｇｈ側基準電圧よりも小さければＬｏｗ信号
が、Ｈｉｇｈ側ウインドウ比較判定回路６ａ、及びハイ
インピーダンス判定回路７に対して出力される。同様
に、Ｌｏｗ側コンパレータ回路５ｂに入力された前記被
測定デバイス３の出力信号は、その電圧値をＬｏｗ側基
準電圧と比較されて、被測定デバイス３から入力される
電圧値がＬｏｗ側基準電圧以上であればＨｉｇｈ信号
が、被測定デバイス３から入力される電圧値がＬｏｗ側
基準電圧よりも小さければＬｏｗ信号が、Ｌｏｗ側ウイ
ンドウ比較判定回路６ｂ、及びハイインピーダンス判定
回路７に対して出力される。
れた前記被測定デバイス３の出力信号は、その電圧値を
Ｈｉｇｈ側基準電圧と比較されて、被測定デバイス３か
ら入力される電圧値がＨｉｇｈ側基準電圧以上であれば
Ｈｉｇｈ信号が、被測定デバイス３から入力される電圧
値がＨｉｇｈ側基準電圧よりも小さければＬｏｗ信号
が、Ｈｉｇｈ側ウインドウ比較判定回路６ａ、及びハイ
インピーダンス判定回路７に対して出力される。同様
に、Ｌｏｗ側コンパレータ回路５ｂに入力された前記被
測定デバイス３の出力信号は、その電圧値をＬｏｗ側基
準電圧と比較されて、被測定デバイス３から入力される
電圧値がＬｏｗ側基準電圧以上であればＨｉｇｈ信号
が、被測定デバイス３から入力される電圧値がＬｏｗ側
基準電圧よりも小さければＬｏｗ信号が、Ｌｏｗ側ウイ
ンドウ比較判定回路６ｂ、及びハイインピーダンス判定
回路７に対して出力される。
【００６４】Ｈｉｇｈ側コンパレータ回路５ａから出力
された信号は、Ｈｉｇｈ側ウインドウ比較判定回路６ａ
に入力され、後述するウインドウ比較判定回路６の動作
により当該被測定デバイス３の、Ｈｉｇｈ側基準電圧に
対する試験合否結果を示す信号が、ＯＲゲート１１に対
して出力される。同様に、Ｌｏｗ側コンパレータ回路５
ｂから出力された信号は、Ｌｏｗ側ウインドウ比較判定
回路６ｂに入力され、後述するウインドウ比較判定回路
６の動作により当該被測定デバイス３の、Ｌｏｗ側基準
電圧に対する試験合否結果を示す信号が、ＯＲゲート１
１に対して出力される。
された信号は、Ｈｉｇｈ側ウインドウ比較判定回路６ａ
に入力され、後述するウインドウ比較判定回路６の動作
により当該被測定デバイス３の、Ｈｉｇｈ側基準電圧に
対する試験合否結果を示す信号が、ＯＲゲート１１に対
して出力される。同様に、Ｌｏｗ側コンパレータ回路５
ｂから出力された信号は、Ｌｏｗ側ウインドウ比較判定
回路６ｂに入力され、後述するウインドウ比較判定回路
６の動作により当該被測定デバイス３の、Ｌｏｗ側基準
電圧に対する試験合否結果を示す信号が、ＯＲゲート１
１に対して出力される。
【００６５】被測定デバイス３の同一のデバイスピンに
対応するＨｉｇｈ側ウインドウ比較判定回路６ａ、及び
Ｌｏｗ側ウインドウ比較判定回路６ｂからＯＲゲート１
１に入力された、前記それぞれの判定結果を示す信号
は、ＯＲゲート１１によってＯＲ演算をなされることに
よって合成され、セレクタ回路１２に対して出力され
る。
対応するＨｉｇｈ側ウインドウ比較判定回路６ａ、及び
Ｌｏｗ側ウインドウ比較判定回路６ｂからＯＲゲート１
１に入力された、前記それぞれの判定結果を示す信号
は、ＯＲゲート１１によってＯＲ演算をなされることに
よって合成され、セレクタ回路１２に対して出力され
る。
【００６６】一方、被測定デバイス３の同一のデバイス
ピンに対応するＨｉｇｈ側コンパレータ回路５ａ、及び
Ｌｏｗ側コンパレータ回路５ｂからハイインピーダンス
判定回路７に入力された信号は、後述するハイインピー
ダンス判定回路７の動作によりハイインピーダンス判定
を行われて、当該被測定デバイス３のハイインピーダン
ス判定結果を示す信号が、セレクタ回路１２に対して出
力される。
ピンに対応するＨｉｇｈ側コンパレータ回路５ａ、及び
Ｌｏｗ側コンパレータ回路５ｂからハイインピーダンス
判定回路７に入力された信号は、後述するハイインピー
ダンス判定回路７の動作によりハイインピーダンス判定
を行われて、当該被測定デバイス３のハイインピーダン
ス判定結果を示す信号が、セレクタ回路１２に対して出
力される。
【００６７】そして、ＯＲゲート１１から出力された試
験合否結果を示す信号、及びハイインピーダンス判定回
路７から出力されたハイインピーダンス判定結果を示す
信号は、セレクタ回路１２に入力され、パターンシーケ
ンス制御回路９からセレクタ回路１２のセレクト端子Ｓ
に入力されるセレクト信号に従って、試験合否を示す信
号またはハイインピーダンス判定結果を示す信号のいず
れか一方が選択されて、判定値処理回路１０に対して出
力され、判定値処理回路１０において、判定結果を解析
されて、被測定デバイス３の試験結果が処理される。
験合否結果を示す信号、及びハイインピーダンス判定回
路７から出力されたハイインピーダンス判定結果を示す
信号は、セレクタ回路１２に入力され、パターンシーケ
ンス制御回路９からセレクタ回路１２のセレクト端子Ｓ
に入力されるセレクト信号に従って、試験合否を示す信
号またはハイインピーダンス判定結果を示す信号のいず
れか一方が選択されて、判定値処理回路１０に対して出
力され、判定値処理回路１０において、判定結果を解析
されて、被測定デバイス３の試験結果が処理される。
【００６８】以上のような動作の流れの中で、パターン
シーケンス制御回路９から出力される切り換え信号によ
って動作を切り換えるウインドウ比較判定回路６、及び
ハイインピーダンス判定回路７のそれぞれの動作につい
て以下に詳細に説明する。
シーケンス制御回路９から出力される切り換え信号によ
って動作を切り換えるウインドウ比較判定回路６、及び
ハイインピーダンス判定回路７のそれぞれの動作につい
て以下に詳細に説明する。
【００６９】図２において、エッジ判定部６１では、従
来より行っていた通常のエッジ判定を行う。
来より行っていた通常のエッジ判定を行う。
【００７０】フリップフロップＦ／Ｆ４に入力されたコ
ンパレータ回路５の出力信号は、タイミング発生回路８
からフリップフロップＦ／Ｆ４のクロック端子に入力さ
れる判定用トリガ信号１のエッジのタイミングで内部に
ラッチされ、データ出力端子ＱからＯＲゲートＯＧ１に
対して出力される。
ンパレータ回路５の出力信号は、タイミング発生回路８
からフリップフロップＦ／Ｆ４のクロック端子に入力さ
れる判定用トリガ信号１のエッジのタイミングで内部に
ラッチされ、データ出力端子ＱからＯＲゲートＯＧ１に
対して出力される。
【００７１】同様に、フリップフロップＦ／Ｆ５に入力
されたコンパレータ回路５の出力信号は、タイミング発
生回路８からフリップフロップＦ／Ｆ５のクロック端子
に入力される判定用トリガ信号２のエッジのタイミング
で内部にラッチされ、データ出力端子ＱからＯＲゲート
ＯＧ１に対して出力される。
されたコンパレータ回路５の出力信号は、タイミング発
生回路８からフリップフロップＦ／Ｆ５のクロック端子
に入力される判定用トリガ信号２のエッジのタイミング
で内部にラッチされ、データ出力端子ＱからＯＲゲート
ＯＧ１に対して出力される。
【００７２】そして、フリップフロップＦ／Ｆ４、及び
フリップフロップＦ／Ｆ５から出力された信号は、ＯＲ
ゲートＯＧ１に入力されてＯＲ演算されることにより、
タイミング発生回路８からウインドウ比較判定回路６に
入力される判定用トリガ信号１、または判定用トリガ信
号２によって有効となっている側の信号が、ＡＮＤゲー
トＡＧ２に対して出力されることとなる。
フリップフロップＦ／Ｆ５から出力された信号は、ＯＲ
ゲートＯＧ１に入力されてＯＲ演算されることにより、
タイミング発生回路８からウインドウ比較判定回路６に
入力される判定用トリガ信号１、または判定用トリガ信
号２によって有効となっている側の信号が、ＡＮＤゲー
トＡＧ２に対して出力されることとなる。
【００７３】すなわち、エッジ判定部６１では、タイミ
ング発生回路８から出力される判定用トリガ信号１、ま
たは判定用トリガ信号２のタイミングでのコンパレータ
回路５の出力信号の状態をフリップフロップ内部にラッ
チすることによって判定を行う。
ング発生回路８から出力される判定用トリガ信号１、ま
たは判定用トリガ信号２のタイミングでのコンパレータ
回路５の出力信号の状態をフリップフロップ内部にラッ
チすることによって判定を行う。
【００７４】一方、ウインドウ判定部６２では、所定の
幅を持った時間内でのコンパレータ回路５の出力信号の
状態を判定するウインドウ判定を行う。
幅を持った時間内でのコンパレータ回路５の出力信号の
状態を判定するウインドウ判定を行う。
【００７５】タイミング発生回路８からウインドウ比較
判定回路６に入力される判定用トリガ信号１は、フリッ
プフロップＦ／Ｆ１のセット端子Ｓに入力されており、
フリップフロップＦ／Ｆ１をセットし、判定用トリガ信
号２は、フリップフロップＦ／Ｆ１のリセット端子Ｒに
入力されており、フリップフロップＦ／Ｆ１をリセット
する。したがって、フリップフロップＦ／Ｆ１の出力信
号は、判定用トリガ信号１の入力後、判定用トリガ信号
２が入力されるまでの間Ｈｉｇｈ信号となり、それ以外
の時間においてはＬｏｗ信号となってＡＮＤゲートＡＧ
１に対して出力される。
判定回路６に入力される判定用トリガ信号１は、フリッ
プフロップＦ／Ｆ１のセット端子Ｓに入力されており、
フリップフロップＦ／Ｆ１をセットし、判定用トリガ信
号２は、フリップフロップＦ／Ｆ１のリセット端子Ｒに
入力されており、フリップフロップＦ／Ｆ１をリセット
する。したがって、フリップフロップＦ／Ｆ１の出力信
号は、判定用トリガ信号１の入力後、判定用トリガ信号
２が入力されるまでの間Ｈｉｇｈ信号となり、それ以外
の時間においてはＬｏｗ信号となってＡＮＤゲートＡＧ
１に対して出力される。
【００７６】そして、上記のようなフリップフロップＦ
／Ｆ１の出力信号により、ＡＮＤゲートＡＧ１は、判定
用トリガ信号１の入力後、判定用トリガ信号２が入力さ
れるまでの間は、コンパレータ回路５から入力される信
号をフリップフロップＦ／Ｆ２のセット端子Ｓに対して
出力し、それ以外の時間においてはＬｏｗ信号をフリッ
プフロップＦ／Ｆ２のセット端子Ｓに対して出力するこ
ととなる。すなわち、判定用トリガ信号１の入力後、判
定用トリガ信号２が入力されるまでの間のコンパレータ
回路５の出力信号がＨｉｇｈ信号となったとき、フリッ
プフロップＦ／Ｆ２はセットされてＨｉｇｈ信号を出力
する。
／Ｆ１の出力信号により、ＡＮＤゲートＡＧ１は、判定
用トリガ信号１の入力後、判定用トリガ信号２が入力さ
れるまでの間は、コンパレータ回路５から入力される信
号をフリップフロップＦ／Ｆ２のセット端子Ｓに対して
出力し、それ以外の時間においてはＬｏｗ信号をフリッ
プフロップＦ／Ｆ２のセット端子Ｓに対して出力するこ
ととなる。すなわち、判定用トリガ信号１の入力後、判
定用トリガ信号２が入力されるまでの間のコンパレータ
回路５の出力信号がＨｉｇｈ信号となったとき、フリッ
プフロップＦ／Ｆ２はセットされてＨｉｇｈ信号を出力
する。
【００７７】また、タイミング発生回路８からウインド
ウ比較判定回路６に入力される判定用トリガ信号２は、
ディレイラインＤＬＹ１、及びディレイラインＤＬＹ２
によって遅延された後に、フリップフロップＦ／Ｆ２の
リセット端子Ｒに入力されるため、フリップフロップＦ
／Ｆ２のセット端子Ｓに入力される信号が、判定用トリ
ガ信号２のタイミングで、コンパレータ回路５から入力
される信号からＬｏｗ信号に切り換えられた後、所定の
時間差をおいてフリップフロップＦ／Ｆ２がリセットさ
れることとなる。このことにより、フリップフロップＦ
／Ｆ３は、フリップフロップＦ／Ｆ２から出力される信
号の、データ入力端子Ｄに対する入力のセットアップ時
間を得ることができる。
ウ比較判定回路６に入力される判定用トリガ信号２は、
ディレイラインＤＬＹ１、及びディレイラインＤＬＹ２
によって遅延された後に、フリップフロップＦ／Ｆ２の
リセット端子Ｒに入力されるため、フリップフロップＦ
／Ｆ２のセット端子Ｓに入力される信号が、判定用トリ
ガ信号２のタイミングで、コンパレータ回路５から入力
される信号からＬｏｗ信号に切り換えられた後、所定の
時間差をおいてフリップフロップＦ／Ｆ２がリセットさ
れることとなる。このことにより、フリップフロップＦ
／Ｆ３は、フリップフロップＦ／Ｆ２から出力される信
号の、データ入力端子Ｄに対する入力のセットアップ時
間を得ることができる。
【００７８】フリップフロップＦ／Ｆ２の出力信号は、
フリップフロップＦ／Ｆ３のデータ入力端子Ｄに入力さ
れ、ディレイラインＤＬＹ１によって所定の時間分遅延
されてクロック端子に入力される判定用トリガ信号２の
エッジのタイミングでフリップフロップＦ／Ｆ３内部に
ラッチされ、データ出力端子ＱからＡＮＤゲートＡＧ３
に対して出力される。
フリップフロップＦ／Ｆ３のデータ入力端子Ｄに入力さ
れ、ディレイラインＤＬＹ１によって所定の時間分遅延
されてクロック端子に入力される判定用トリガ信号２の
エッジのタイミングでフリップフロップＦ／Ｆ３内部に
ラッチされ、データ出力端子ＱからＡＮＤゲートＡＧ３
に対して出力される。
【００７９】すなわち、ウインドウ判定部６２では、タ
イミング発生回路８から出力される判定用トリガ信号１
と判定用トリガ信号２の間の時間内のコンパレータ回路
５の出力信号の状態をフリップフロップＦ／Ｆ３内部に
ラッチすることによって判定を行う。
イミング発生回路８から出力される判定用トリガ信号１
と判定用トリガ信号２の間の時間内のコンパレータ回路
５の出力信号の状態をフリップフロップＦ／Ｆ３内部に
ラッチすることによって判定を行う。
【００８０】ここで、図２において、ＡＮＤゲートＡＧ
２、並びにインバータＩＮＶ及びＡＮＤゲートＡＧ３
が、ウインドウ比較判定回路６の動作の切り換えに関与
している。すなわち、切り換え信号がＨｉｇｈ信号であ
れば、ＡＮＤゲートＡＧ２は、エッジ判定部６１から出
力される通常のエッジ判定の結果を示す信号をＯＲゲー
トＯＧ２に対して出力し、ＡＮＤゲートＡＧ３は、常に
Ｌｏｗ信号を出力する状態となり、切り換え信号がＬｏ
ｗ信号であれば、ＡＮＤゲートＡＧ２は、常にＬｏｗ信
号を出力する状態となり、ＡＮＤゲートＡＧ３は、ウイ
ンドウ判定部６２から出力されるウインドウ判定の結果
を示す信号をＯＲゲートＯＧ２に対して出力する。
２、並びにインバータＩＮＶ及びＡＮＤゲートＡＧ３
が、ウインドウ比較判定回路６の動作の切り換えに関与
している。すなわち、切り換え信号がＨｉｇｈ信号であ
れば、ＡＮＤゲートＡＧ２は、エッジ判定部６１から出
力される通常のエッジ判定の結果を示す信号をＯＲゲー
トＯＧ２に対して出力し、ＡＮＤゲートＡＧ３は、常に
Ｌｏｗ信号を出力する状態となり、切り換え信号がＬｏ
ｗ信号であれば、ＡＮＤゲートＡＧ２は、常にＬｏｗ信
号を出力する状態となり、ＡＮＤゲートＡＧ３は、ウイ
ンドウ判定部６２から出力されるウインドウ判定の結果
を示す信号をＯＲゲートＯＧ２に対して出力する。
【００８１】そして、ＡＮＤゲートＡＧ２、及びＡＮＤ
ゲートＡＧ３から出力された信号は、ＯＲゲートＯＧ２
に入力されてＯＲ演算されることにより、パターンシー
ケンス制御回路９からウインドウ比較判定回路６に入力
される切り換え信号によって有効となっている側の信号
が、ＡＮＤゲートＡＧ４に対して出力されることとな
る。
ゲートＡＧ３から出力された信号は、ＯＲゲートＯＧ２
に入力されてＯＲ演算されることにより、パターンシー
ケンス制御回路９からウインドウ比較判定回路６に入力
される切り換え信号によって有効となっている側の信号
が、ＡＮＤゲートＡＧ４に対して出力されることとな
る。
【００８２】更に、前記有効となっている側の信号は、
ＡＮＤゲートＡＧ４によってパターンシーケンス制御回
路９から入力される期待パターン信号と比較され、２つ
の信号がともにＨｉｇｈ信号であるときにはＨｉｇｈ信
号が、それ以外の時はＬｏｗ信号が、ＯＲゲート１１に
対して出力される。
ＡＮＤゲートＡＧ４によってパターンシーケンス制御回
路９から入力される期待パターン信号と比較され、２つ
の信号がともにＨｉｇｈ信号であるときにはＨｉｇｈ信
号が、それ以外の時はＬｏｗ信号が、ＯＲゲート１１に
対して出力される。
【００８３】図３において、エッジ判定部７１では、従
来より行っていた通常のエッジ判定を行い、ウインドウ
判定部７２では、所定の幅を持った時間内でのコンパレ
ータ回路５の出力信号の状態を判定するウインドウ判定
を行う。
来より行っていた通常のエッジ判定を行い、ウインドウ
判定部７２では、所定の幅を持った時間内でのコンパレ
ータ回路５の出力信号の状態を判定するウインドウ判定
を行う。
【００８４】ハイインピーダンス判定回路７の動作は図
２に示すウインドウ比較判定回路６の動作とほぼ同様で
あるが、コンパレータ回路５からの入力段にＮＡＮＤデ
ートＮＧを備えているために、ハイインピーダンス判定
回路７では、このＮＡＮＤゲートＮＧに対して入力され
る、被測定デバイス３の同一のデバイスピンと接続され
たＨｉｇｈ側コンパレータ回路５ａ、及びＬｏｗ側コン
パレータ回路５ｂからのそれぞれの出力信号のＮＡＮＤ
演算が行われ、ハイインピーダンス判定が可能となる。
２に示すウインドウ比較判定回路６の動作とほぼ同様で
あるが、コンパレータ回路５からの入力段にＮＡＮＤデ
ートＮＧを備えているために、ハイインピーダンス判定
回路７では、このＮＡＮＤゲートＮＧに対して入力され
る、被測定デバイス３の同一のデバイスピンと接続され
たＨｉｇｈ側コンパレータ回路５ａ、及びＬｏｗ側コン
パレータ回路５ｂからのそれぞれの出力信号のＮＡＮＤ
演算が行われ、ハイインピーダンス判定が可能となる。
【００８５】すなわち、Ｈｉｇｈ側コンパレータ回路５
ａからの入力信号がＬｏｗ信号であり、Ｌｏｗ側コンパ
レータ回路５ｂからの入力信号がＨｉｇｈ信号であると
きのみ、ＮＡＮＤゲートＮＧはＨｉｇｈ信号を出力し、
該Ｈｉｇｈ信号が、前述のウインドウ比較判定回路６内
部の回路の動作と同様の動作によって、フリップフロッ
プ内部にラッチされることにより、ハイインピーダンス
判定が行われる。
ａからの入力信号がＬｏｗ信号であり、Ｌｏｗ側コンパ
レータ回路５ｂからの入力信号がＨｉｇｈ信号であると
きのみ、ＮＡＮＤゲートＮＧはＨｉｇｈ信号を出力し、
該Ｈｉｇｈ信号が、前述のウインドウ比較判定回路６内
部の回路の動作と同様の動作によって、フリップフロッ
プ内部にラッチされることにより、ハイインピーダンス
判定が行われる。
【００８６】以上説明したように、本実施の形態のＩＣ
試験装置１によれば、コンパレータ回路５は、基準電圧
としてＨｉｇｈ側基準電圧を設定されたＨｉｇｈ側コン
パレータ回路５ａと、基準電圧としてＬｏｗ側基準電圧
を設定されたＬｏｗ側コンパレータ回路５ｂとに分けら
れ、被測定デバイス３の出力信号は、２つの経路に分配
されてＨｉｇｈ側コンパレータ回路５ａとＬｏｗ側コン
パレータ回路５ｂの両方のコンパレータ回路５に対して
出力される。
試験装置１によれば、コンパレータ回路５は、基準電圧
としてＨｉｇｈ側基準電圧を設定されたＨｉｇｈ側コン
パレータ回路５ａと、基準電圧としてＬｏｗ側基準電圧
を設定されたＬｏｗ側コンパレータ回路５ｂとに分けら
れ、被測定デバイス３の出力信号は、２つの経路に分配
されてＨｉｇｈ側コンパレータ回路５ａとＬｏｗ側コン
パレータ回路５ｂの両方のコンパレータ回路５に対して
出力される。
【００８７】そして、ウインドウ比較判定回路６は、Ｈ
ｉｇｈ側コンパレータ回路５ａから出力される信号を入
力とするＨｉｇｈ側ウインドウ比較判定回路６ａと、Ｌ
ｏｗ側コンパレータ回路５ｂから入力される信号を入力
とするＬｏｗ側ウインドウ比較判定回路６ｂとに分けら
れ、パターンシーケンス制御回路９から入力される切り
換え信号が、通常のエッジ判定を設定する信号であると
きは、タイミング発生回路８から入力される判定用トリ
ガ信号１、及び判定用トリガ信号２のタイミングで、コ
ンパレータ回路５から入力される信号と、パターンシー
ケンス制御回路９から入力される期待パターン信号との
比較を行うことによって通常のエッジ判定を行い、パタ
ーンシーケンス制御回路９から入力される切り換え信号
が、リアルタイムのウインドウ判定を設定する信号であ
るときは、タイミング発生回路８から入力される判定用
トリガ信号１と判定用トリガ信号２の間の時間内で、コ
ンパレータ回路５から入力される信号と、パターンシー
ケンス制御回路９から入力される期待パターン信号との
比較を行うことによってリアルタイムのウインドウ判定
を行い、判定結果を示す信号をＯＲゲート１１に対して
出力し、ＯＲゲート１１は、Ｈｉｇｈ側コンパレータ回
路５ａ、Ｈｉｇｈ側ウインドウ比較判定回路６ａを経て
処理された判定結果を示す信号と、Ｌｏｗ側コンパレー
タ回路５ｂ、Ｌｏｗ側ウインドウ比較判定回路６ｂを経
て処理された判定結果を示す信号とを合成して、セレク
タ１２に対して出力する。
ｉｇｈ側コンパレータ回路５ａから出力される信号を入
力とするＨｉｇｈ側ウインドウ比較判定回路６ａと、Ｌ
ｏｗ側コンパレータ回路５ｂから入力される信号を入力
とするＬｏｗ側ウインドウ比較判定回路６ｂとに分けら
れ、パターンシーケンス制御回路９から入力される切り
換え信号が、通常のエッジ判定を設定する信号であると
きは、タイミング発生回路８から入力される判定用トリ
ガ信号１、及び判定用トリガ信号２のタイミングで、コ
ンパレータ回路５から入力される信号と、パターンシー
ケンス制御回路９から入力される期待パターン信号との
比較を行うことによって通常のエッジ判定を行い、パタ
ーンシーケンス制御回路９から入力される切り換え信号
が、リアルタイムのウインドウ判定を設定する信号であ
るときは、タイミング発生回路８から入力される判定用
トリガ信号１と判定用トリガ信号２の間の時間内で、コ
ンパレータ回路５から入力される信号と、パターンシー
ケンス制御回路９から入力される期待パターン信号との
比較を行うことによってリアルタイムのウインドウ判定
を行い、判定結果を示す信号をＯＲゲート１１に対して
出力し、ＯＲゲート１１は、Ｈｉｇｈ側コンパレータ回
路５ａ、Ｈｉｇｈ側ウインドウ比較判定回路６ａを経て
処理された判定結果を示す信号と、Ｌｏｗ側コンパレー
タ回路５ｂ、Ｌｏｗ側ウインドウ比較判定回路６ｂを経
て処理された判定結果を示す信号とを合成して、セレク
タ１２に対して出力する。
【００８８】また、ハイインピーダンス判定回路７は、
パターンシーケンス制御回路９から入力される切り換え
信号が、通常のエッジ判定によるハイインピーダンス判
定を設定する信号であるときは、タイミング発生回路８
から入力される判定用トリガ信号１、及び判定用トリガ
信号２のタイミングで、Ｈｉｇｈ側コンパレータ回路５
ａ、及びＬｏｗ側コンパレータ回路５ｂから入力される
信号をＮＡＮＤゲートＮＧによってＮＡＮＤ演算した結
果と、パターンシーケンス制御回路９から入力される期
待パターン信号との比較を行うことによって通常のエッ
ジ判定によるハイインピーダンス判定を行い、パターン
シーケンス制御回路９から入力される切り換え信号が、
リアルタイムのウインドウ判定によるハイインピーダン
ス判定を設定する信号であるときは、タイミング発生回
路８から入力される判定用トリガ信号１と判定用トリガ
信号２の間の時間内で、Ｈｉｇｈ側コンパレータ回路５
ａ、及びＬｏｗ側コンパレータ回路５ｂから入力される
信号をＮＡＮＤゲートＮＧによってＮＡＮＤ演算した結
果と、パターンシーケンス制御回路９から入力される期
待パターン信号との比較を行うことによってリアルタイ
ムのウインドウ判定によるハイインピーダンス判定を行
い、判定結果を示す信号をセレクタ１２に対して出力す
る。
パターンシーケンス制御回路９から入力される切り換え
信号が、通常のエッジ判定によるハイインピーダンス判
定を設定する信号であるときは、タイミング発生回路８
から入力される判定用トリガ信号１、及び判定用トリガ
信号２のタイミングで、Ｈｉｇｈ側コンパレータ回路５
ａ、及びＬｏｗ側コンパレータ回路５ｂから入力される
信号をＮＡＮＤゲートＮＧによってＮＡＮＤ演算した結
果と、パターンシーケンス制御回路９から入力される期
待パターン信号との比較を行うことによって通常のエッ
ジ判定によるハイインピーダンス判定を行い、パターン
シーケンス制御回路９から入力される切り換え信号が、
リアルタイムのウインドウ判定によるハイインピーダン
ス判定を設定する信号であるときは、タイミング発生回
路８から入力される判定用トリガ信号１と判定用トリガ
信号２の間の時間内で、Ｈｉｇｈ側コンパレータ回路５
ａ、及びＬｏｗ側コンパレータ回路５ｂから入力される
信号をＮＡＮＤゲートＮＧによってＮＡＮＤ演算した結
果と、パターンシーケンス制御回路９から入力される期
待パターン信号との比較を行うことによってリアルタイ
ムのウインドウ判定によるハイインピーダンス判定を行
い、判定結果を示す信号をセレクタ１２に対して出力す
る。
【００８９】更に、セレクタ１２は、パターンシーケン
ス制御回路９からセレクト端子Ｓに入力されるセレクト
信号に従って、ＯＲゲート１１から入力される前記合成
された判定結果を示す信号と、ハイインピーダンス判定
回路７から入力されるハイインピーダンス判定結果を示
す信号を適宜選択して、判定値処理回路１０に対して出
力する。
ス制御回路９からセレクト端子Ｓに入力されるセレクト
信号に従って、ＯＲゲート１１から入力される前記合成
された判定結果を示す信号と、ハイインピーダンス判定
回路７から入力されるハイインピーダンス判定結果を示
す信号を適宜選択して、判定値処理回路１０に対して出
力する。
【００９０】したがって、ＩＣ試験装置１においてウイ
ンドウ判定が可能になることにより、ある区間内におい
て、被測定デバイス３の出力状態の異常を判定すること
が可能となる。また、ハイインピーダンス判定が可能と
なることにより、ＩＣ試験装置１から被測定デバイス３
のアウトプットイネーブル信号などを制御し、被測定デ
バイス３の出力判定を実施する場合に、被測定デバイス
３のハイインピーダンス判定、試験を行うことが可能と
なる。更に、ウインドウ判定のハイインピーダンス判定
が可能となる事により、ＩＣ試験装置１から被測定デバ
イス３のアウトプットイネーブル信号などを制御し、被
測定デバイス３の出力判定を実施する場合に、ある区間
内において、被測定デバイス３の出力ハイインピーダン
ス状態の異常を判定する事が可能となる。
ンドウ判定が可能になることにより、ある区間内におい
て、被測定デバイス３の出力状態の異常を判定すること
が可能となる。また、ハイインピーダンス判定が可能と
なることにより、ＩＣ試験装置１から被測定デバイス３
のアウトプットイネーブル信号などを制御し、被測定デ
バイス３の出力判定を実施する場合に、被測定デバイス
３のハイインピーダンス判定、試験を行うことが可能と
なる。更に、ウインドウ判定のハイインピーダンス判定
が可能となる事により、ＩＣ試験装置１から被測定デバ
イス３のアウトプットイネーブル信号などを制御し、被
測定デバイス３の出力判定を実施する場合に、ある区間
内において、被測定デバイス３の出力ハイインピーダン
ス状態の異常を判定する事が可能となる。
【００９１】
【発明の効果】請求項１記載の発明によれば、従来は被
測定デバイスの合否の判定しか行うことができなかった
が、複数の基準値との比較によって複数の状態を判別す
ることにより、被測定デバイスの出力状態に応じて合否
以外のその他の状態の判定を行うことが可能となる。
測定デバイスの合否の判定しか行うことができなかった
が、複数の基準値との比較によって複数の状態を判別す
ることにより、被測定デバイスの出力状態に応じて合否
以外のその他の状態の判定を行うことが可能となる。
【００９２】請求項２記載の発明によれば、従来はトリ
ガ信号のタイミングによる時間軸上の一点においての判
定しか行うことができず、判定の範囲が狭くなってしま
っていたが、被測定デバイスの出力信号を所定期間内で
継続的に取り込んで判定するため、広い範囲の判定が可
能となる。
ガ信号のタイミングによる時間軸上の一点においての判
定しか行うことができず、判定の範囲が狭くなってしま
っていたが、被測定デバイスの出力信号を所定期間内で
継続的に取り込んで判定するため、広い範囲の判定が可
能となる。
【００９３】請求項３記載の発明によれば、従来はトリ
ガ信号のタイミングによる時間軸上の一点においての被
測定デバイスの合否の判定しか行うことができなかった
が、複数の基準値との比較によって複数の状態を判別
し、該判別した結果を所定期間内で継続的に取り込んで
判定するため、被測定デバイスの出力状態の種類におい
ても、時間的にも広い範囲の判定が可能となる。
ガ信号のタイミングによる時間軸上の一点においての被
測定デバイスの合否の判定しか行うことができなかった
が、複数の基準値との比較によって複数の状態を判別
し、該判別した結果を所定期間内で継続的に取り込んで
判定するため、被測定デバイスの出力状態の種類におい
ても、時間的にも広い範囲の判定が可能となる。
【００９４】請求項４、及び請求項５に記載の発明によ
れば、請求項１、及び請求項３に記載の発明の効果に加
えて、複数の比較回路のそれぞれの基準電圧と、被測定
デバイスの出力電圧を比較して、該被測定デバイスの出
力電圧の値の範囲を特定することができ、このことによ
り前記被測定デバイスの試験結果として合否の他に、例
えば、ハイインピーダンス状態の判別を行うことができ
る。
れば、請求項１、及び請求項３に記載の発明の効果に加
えて、複数の比較回路のそれぞれの基準電圧と、被測定
デバイスの出力電圧を比較して、該被測定デバイスの出
力電圧の値の範囲を特定することができ、このことによ
り前記被測定デバイスの試験結果として合否の他に、例
えば、ハイインピーダンス状態の判別を行うことができ
る。
【００９５】請求項６記載の発明によれば、請求項２、
及び請求項３に記載の発明の効果に加えて、従来より用
いられているトリガ信号を利用して被測定デバイスの判
定を行う期間を設定する構成であるため、従来の回路資
源を利用することができ、また、例えば、従来方式と本
発明の方式を選択的に適宜切り換えて判定を行う回路等
に容易に応用することが可能となる。
及び請求項３に記載の発明の効果に加えて、従来より用
いられているトリガ信号を利用して被測定デバイスの判
定を行う期間を設定する構成であるため、従来の回路資
源を利用することができ、また、例えば、従来方式と本
発明の方式を選択的に適宜切り換えて判定を行う回路等
に容易に応用することが可能となる。
【図１】本発明の一実施の形態のＩＣ試験装置１の回路
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示すウインドウ比較判定回路６の内部回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図３】図１に示すハイインピーダンス判定回路７の内
部回路構成を示すブロック図である。
部回路構成を示すブロック図である。
【図４】本発明の一実施の形態のＩＣ試験装置１におけ
る二つの基準電圧によるＨｉｇｈ／Ｌｏｗ、及びハイイ
ンピーダンス判定の概念を説明するための図である。
る二つの基準電圧によるＨｉｇｈ／Ｌｏｗ、及びハイイ
ンピーダンス判定の概念を説明するための図である。
【図５】本発明の一実施の形態のＩＣ試験装置１におけ
るウインドウ判定用トリガ信号による判定方法の概念を
説明するための図である。
るウインドウ判定用トリガ信号による判定方法の概念を
説明するための図である。
【図６】従来技術における一つの基準電圧によるＨｉｇ
ｈ／Ｌｏｗ判定の概念を説明するための図である。
ｈ／Ｌｏｗ判定の概念を説明するための図である。
【図７】従来技術における判定用トリガ信号による判定
方法の概念を説明するための図である。
方法の概念を説明するための図である。
１ ＩＣ試験装置 ２ 被測定デバイス実装ボード ３ 被測定デバイス ４ 恒温槽 ５ コンパレータ回路 ５ａ Ｈｉｇｈ側コンパレータ回路 ５ｂ Ｌｏｗ側コンパレータ回路 ６ ウインドウ判定回路 ６ａ Ｈｉｇｈ側ウインドウ判定回路 ６ｂ Ｌｏｗ側ウインドウ判定回路 ７ ハイインピーダンス判定回路 ８ タイミング発生回路 ９ パターンシーケンス制御回路 １０ 判定値処理回路 １１ ＯＲゲート １２ セレクタ Ｆ／Ｆ１〜Ｆ／Ｆ５ フリップフロップ ＡＧ１〜ＡＧ４ ＡＮＤゲート ＯＧ１，ＯＧ２ ＯＲゲート ＤＬＹ１，ＤＬＹ２ ディレイライン ＮＧ ＮＡＮＤゲート
Claims (6)
- 【請求項１】被測定デバイスを試験するための試験信号
を生成して被測定デバイスに対して出力し、この試験信
号に対する被測定デバイスの出力信号の状態を解析する
ことにより被測定デバイスの試験を行うＩＣ試験装置で
あって、 前記被測定デバイスの出力信号を所定の複数の基準値と
比較することにより、前記被測定デバイスの出力の複数
の状態を判別する比較手段を備えたことを特徴とするＩ
Ｃ試験装置。 - 【請求項２】被測定デバイスを試験するための試験信号
を生成して被測定デバイスに対して出力し、この試験信
号に対する被測定デバイスの出力信号の状態を解析する
ことにより被測定デバイスの試験を行うＩＣ試験装置で
あって、 所定期間内の前記被測定デバイスの出力信号を取り込ん
で、前記試験信号に対する前記被測定デバイスの理論的
な出力信号を表す理論値信号と比較することにより、前
記被測定デバイスの出力状態が理論値どおりであるか否
かを判定する判定手段を備えたことを特徴とするＩＣ試
験装置。 - 【請求項３】被測定デバイスを試験するための試験信号
を生成して被測定デバイスに対して出力し、この試験信
号に対する被測定デバイスの出力信号の状態を解析する
ことにより被測定デバイスの試験を行うＩＣ試験装置で
あって、 前記被測定デバイスの出力信号を所定の複数の基準値と
比較することにより、前記被測定デバイスの出力の複数
の状態を判別する比較手段と、 所定期間内の前記比較手段の判別結果を示す信号を取り
込んで、前記試験信号に対する前記被測定デバイスの理
論的な出力信号を表す理論値信号と比較することによ
り、前記被測定デバイスの出力状態が理論値どおりであ
るか否かを判定する判定手段と、 を備えたことを特徴とするＩＣ試験装置。 - 【請求項４】前記比較手段は、それぞれ異なる基準電圧
が設定された複数の比較回路によって構成されることを
特徴とする請求項１または３に記載のＩＣ試験装置。 - 【請求項５】前記比較手段は、２つの比較回路によって
構成され、該２つの比較回路の比較処理によって、相対
的に高い基準電圧以上、相対的に低い電圧以上かつ相対
的に高い電圧未満、相対的に低い電圧未満の三つの状態
を判別することにより、前記被測定デバイスの試験結果
として合否の他にハイインピーダンス状態の判別を行う
ことが可能であることを特徴とする請求項４記載のＩＣ
試験装置。 - 【請求項６】前記判定手段は、所定のタイミングで発生
される第１のトリガ信号によって判定対象の信号の取り
込みを開始し、該第１のトリガ信号から所定の時間後に
発生される第２のトリガ信号によって判定対象の信号の
取り込みを終了することにより、前記２つのトリガ信号
の間の期間の出力状態を判定することを特徴とする請求
項２または３に記載のＩＣ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262130A JPH11101850A (ja) | 1997-09-26 | 1997-09-26 | Ｉｃ試験装置 |
| US09/157,016 US6182255B1 (en) | 1997-09-26 | 1998-09-18 | IC tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262130A JPH11101850A (ja) | 1997-09-26 | 1997-09-26 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11101850A true JPH11101850A (ja) | 1999-04-13 |
Family
ID=17371478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9262130A Pending JPH11101850A (ja) | 1997-09-26 | 1997-09-26 | Ｉｃ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6182255B1 (ja) |
| JP (1) | JPH11101850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009270903A (ja) * | 2008-05-07 | 2009-11-19 | Texas Instr Japan Ltd | 半導体装置の試験装置および試験方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10392202T5 (de) * | 2002-01-10 | 2005-01-05 | Advantest Corp. | Testvorrichtung für einen LSI-Prüfling, Jitteranalysator und Phasendifferenzdetektor |
| JP4229715B2 (ja) * | 2003-01-29 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | テスト回路及び半導体装置 |
| WO2005124378A1 (ja) | 2004-06-17 | 2005-12-29 | Advantest Corporation | 試験装置及び試験方法 |
| US7624323B2 (en) * | 2006-10-31 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Method and apparatus for testing an IC device based on relative timing of test signals |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2604606B2 (ja) * | 1987-11-24 | 1997-04-30 | 株式会社アドバンテスト | 回路試験装置 |
| US5390129A (en) * | 1992-07-06 | 1995-02-14 | Motay Electronics, Inc. | Universal burn-in driver system and method therefor |
| US5745499A (en) * | 1995-10-11 | 1998-04-28 | Micron Technology, Inc. | Supervoltage detection circuit having a multi-level reference voltage |
-
1997
- 1997-09-26 JP JP9262130A patent/JPH11101850A/ja active Pending
-
1998
- 1998-09-18 US US09/157,016 patent/US6182255B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009270903A (ja) * | 2008-05-07 | 2009-11-19 | Texas Instr Japan Ltd | 半導体装置の試験装置および試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6182255B1 (en) | 2001-01-30 |
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