JP4209561B2

JP4209561B2 - 半導体試験装置の半導体試験用プログラム実行方法

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Publication number: JP4209561B2
Application number: JP22848699A
Authority: JP
Inventors: 三郎上原
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-08-12
Filing date: 1999-08-12
Publication date: 2009-01-14
Anticipated expiration: 2019-08-12
Also published as: JP2001051024A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに対してＡＣパラメトリック（スイッチング特性）試験を行う半導体試験装置の半導体試験用プログラム実行方法に関する。
【０００２】
【従来の技術】
従来から、出荷前のロジックＩＣや半導体メモリ等の各種の半導体デバイスに対して直流試験、機能試験等を行うものとして、半導体試験装置が知られている。半導体試験装置が行う試験は大別して、機能試験と直流試験である。機能試験は、被検査用半導体デバイスに所定の試験パターン信号を与え、この試験パターン信号に対して予定通りの動作を被検査用半導体デバイスが行ったか否かを検査するものである。直流試験は、被検査用半導体デバイスの各端子の直流特性が予定した特性を満たしているか否かを検査するものである。
【０００３】
【発明が解決しようとする課題】
従来の半導体試験装置は、複数個の被検査用半導体デバイスに対して同時に機能試験や直流試験を行うことによって、被検査用半導体デバイスの１個当たりに要する試験時間の大幅な短縮化を図っている。ところが、機能試験の中のＡＣパラメトリック（スイッチング特性）試験を複数個の被検査用半導体デバイスに対して同時に行おうとした場合、その試験方法（シーケンシャルサーチ又はバイナリサーチ）によっては、被検査用半導体デバイス毎に異なる値のタイミングエッジを用いて試験を行わなければならなかったために、複数個の被検査用半導体デバイスに対して並列的に同時に試験を行うことができなかった。従って、従来の半導体試験装置は、ＡＣパラメトリック試験を行う場合には、複数の被検査用半導体デバイスの一つ一つに対してそれぞれ順番に試験を行っていたため、試験時間を短縮化することができなかった。
【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、複数の被検査用半導体デバイスに対して同時にＡＣパラメトリック試験を行うことができ、試験時間を大幅に短縮化することのできる半導体試験装置の半導体試験用プログラム実行方法を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載された半導体試験装置の半導体試験用プログラム実行方法は、半導体試験用プログラムを実行することにより複数の半導体装置に対して所定のＡＣパラメトリック試験を行う半導体試験装置の半導体試験用プログラム実行方法において、前記複数の半導体装置に対して予め設定されたタイミングで並列的にパターンを印加する第１のステップと、前記第１のステップによる前記パターンの印加結果に基づいて次回のパターン印加のタイミングを前記複数の半導体装置毎に設定する第２のステップと、前記第２のステップによって設定されたタイミングで前記複数の半導体装置に対して並列的にパターンを印加する第３のステップと、前記第３のステップによる前記パターンの印加結果に基づいて前記複数の半導体装置毎に前記ＡＣパラメトリック試験が終了したか否かを判定する第４のステップと、前記第４のステップで前記ＡＣパラメトリック試験が終了していないと判定された半導体装置に対して、次回のパターン印加のタイミングを設定し、前記第３のステップにリターンする第５のステップとを含むものである。
【０００６】
バイナリサーチによってＡＣパラメトリック試験を行う場合、第１回目は半導体試験用プログラムによってパスとなるように予め設定された共通のタイミングで全ての半導体装置に並列的にパターンを印加する。第２回目は半導体試験用プログラムによってフェイルとなるように予め設定された共通のタイミングで全ての半導体装置に並列的にパターンを印加する。第３回目は、第１回目と第２回目のタイミングの中間のタイミングでパターンを並列的に印加する。これによって、半導体装置の有するＡＣパラメトリック特性に応じて、パターンの印加結果はパス又はフェイルとなる。この印加結果に応じて、次のタイミングを半導体装置毎に設定する。これ以降はそれぞれの印加結果に応じて異なるタイミングで並列的にパターンの印加が行われ、ＡＣパラメトリック試験が複数の半導体装置に対して並行して同時に実行されるようになり、従来に比べて格段に試験時間を大幅に短縮化することができる。また、異なる分解能のシーケンシャルサーチによってＡＣパラメトリック試験を行う場合には、第１回目は半導体試験用プログラムによってフェイルとなるように予め設定された共通のタイミングで全ての半導体装置に並列的にパターンを印加する。第２回目は半導体試験用プログラムによって予め設定された１段階目の分解能に対応したタイミングで全ての半導体装置に並列的にパターンを印加する。これによって、半導体装置の有するＡＣパラメトリック特性に応じて、パターンの印加結果がフェイル又はパスとなるので、この印加結果に応じて、次回のタイミングを半導体装置毎に設定する。すなわち、フェイルとなった半導体装置に対しては、１段階目の分解能に対応したタイミングを設定し、パスとなった半導体装置に対しては２段階目の細かな分解能に対応したタイミングを設定する。これ以降はそれぞれの印加結果に応じて異なるタイミングで並列的にパターンの印加が行われ、ＡＣパラメトリック試験が複数の半導体装置に対して並行して同時に実行されるようになる。
【０００７】
請求項２に記載された半導体試験装置の半導体試験用プログラム実行方法は、前記パターン印加のタイミングの設定をバイナリサーチによって行うものである。これは、ＡＣパラメトリック試験を前述のバイナリサーチで行う場合に限定したものである。
【０００８】
請求項３に記載された半導体試験装置の半導体試験用プログラム実行方法は、前記パターン印加のタイミングの設定を分解能の異なる２段階のシーケンシャルサーチによって行うものである。これは、ＡＣパラメトリック試験を前述のような分解能の異なる２段階のシーケンシャルサーチで行う場合に限定したものである。
【０００９】
【発明の実施の形態】
以下、本発明を適用した一実施の形態に係る半導体試験装置の半導体試験用プログラム実行方法について、図面を参照しながら説明する。
【００１０】
図２は、実施の形態に係る半導体試験装置の概略構成を示す図である。同図に示す半導体試験装置は、試験対象として複数個（ここでは４個）の半導体デバイス８１〜８４に対して同時にＡＣパラメトリック（スイッチング特性）試験を行うことのできるものであり、テスタプロセッサ１０、タイミングジェネレータ２０、パターンジェネレータ３０、データセレクタ４０、フォーマットコントロール部５０、ピンカード６０、デジタルコンペア部７０を含んで構成されている。
【００１１】
上述したテスタプロセッサ１０は、オペレーティングシステム（ＯＳ）によって所定の半導体試験用プログラムを実行して半導体デバイス８１〜８４に対するＡＣパラメトリック試験を行うために、半導体試験装置の全体を制御する。半導体試験用プログラムには、ＡＣパラメトリック試験を行うために半導体デバイス８１〜８４に入力するパターンデータを作成するメモリパターンプログラムと、試験条件を規定してＡＣパラメトリック特性試験を実施するテスト実行プログラムとが含まれている。
【００１２】
タイミングジェネレータ２０は、試験動作の基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成するものであり、いわゆるパーピン型のタイミングジェネレータである。パーピン型のタイミングジェネレータ２０は、半導体デバイス８１〜８４の各ピンのそれぞれに１対１に対応した複数のタイミングエッジ発生回路を有しており、互いに独立に各種のタイミングエッジを発生することができるようになっている。しかも、それぞれのタイミングエッジ等は、各ピン毎に任意の値を設定することができる。
【００１３】
パターンジェネレータ３０は、半導体デバイス８１〜８４の各ピンに入力するパターンデータを発生するものである。データセレクタ４０は、パターンジェネレータ３０から出力される各種のパターンデータと、これを入力する半導体デバイス８１〜８４の各ピンとを対応させるものである。フォーマットコントロール部５０は、パターンジェネレータ３０によって発生されデータセレクタ４０によって選択されたパターンデータと、タイミングジェネレータ２０によって生成されたタイミングエッジとに基づいて、半導体デバイス８１〜８４に対する波形制御を行うものである。
【００１４】
また、ピンカード６０は、フォーマットコントロール部５０及びデジタルコンペア部７０と、半導体デバイス８１〜８４との間の物理的なインタフェースをとるためのものである。ピンカード６０は、半導体デバイス８１〜８４の対応するピンに所定のパターン波形を印加するドライバと、ピンに現れる電圧波形と所定のローレベル電圧およびハイレベル電圧との比較を同時に行うデュアルコンパレータと、任意に負荷電流の値が設定可能なプログラマブル負荷と、ピンに接続された所定の抵抗値（例えば５０Ω）を有する終端抵抗とを含んで構成されている。なお、半導体デバイス８１〜８４のピンの中には、アドレス端子に対応するピンのように所定のデータを入力するだけのピンもあり、このようなピンについては上述したデュアルコンパレータやプログラマブル負荷、終端抵抗は不要であって、ドライバのみが接続されている。
【００１５】
デジタルコンペア部７０は、半導体デバイス８１〜８４の各ピンの出力に対して、データセレクタ４０で選択された各ピン毎の期待値データを比較する。この比較を行うタイミングは、タイミングジェネレータ２０で生成されるストローブ信号のタイミングエッジＳＴＲＢで指定される。
【００１６】
図１は、本発明の半導体試験装置がテスト実行プログラムを実行してＡＣパラメトリック試験を行う場合の処理の流れを示す図である。この実施の形態に係る半導体試験装置は、１個の半導体デバイスに対するテスト実行プログラムに基づいて複数個（ここでは４個）の半導体デバイス８１〜８４に対してそれぞれ同じようにＡＣパラメトリック試験を行うように動作する。従って、複数個の半導体デバイス用にテスト実行プログラムを作成しなくてもよいという利点がある。
【００１７】
ステップＳ１では、変数領域を半導体デバイスの数に応じただけ確保する。ステップＳ２では、確保された変数に応じてそれぞれの各半導体デバイス毎（ＤＵＴ１〜ＤＵＴ４）に演算処理を行う。この演算処理は、試験方法（バイナリサーチ又はシーケンシャルサーチ）に基づいて半導体デバイス毎にタイミングエッジを設定したり、テスト結果から最終的な値を算出したりする。全ての半導体デバイス８１〜８４について最終的な値を求めることができた場合には、試験を終了する。ステップＳ３では、テスタハードウェアに対してステップＳ２の演算結果の書き込みを行う。このとき、全ての半導体デバイスに対して同時に演算結果を書き込んだり、個別に書き込んだりする。ステップＳ４では、テスタハードウェアによって、テスト実行プログラムを実行して所定の測定動作を開始するが、その測定動作に先立って、パーピン型のタイミングジェネレータ２０内のタイミングエッジ発生回路に各ピンに対応したタイミングエッジの設定を行う。ステップＳ５では、全ての半導体デバイス８１〜８４に対して同時にテストパターンを印加し、所定の測定動作を行う。ステップＳ６では、測定動作の結果、それがＰＡＳＳであるかＦＡＩＬであるかを判断し、ステップＳ２にリターンする。
【００１８】
次に、読み出し信号（／ＲＤ）の立ち下がりエッジからデータが出力されるまでの時間をディレイ（ＤＥＬＡＹ）という演算式に基づいてバイナリサーチで測定するというＡＣパラメトリック試験を４個の半導体デバイス８１〜８４に対して行う場合の具体例について説明する。演算式ＤＥＬＡＹは、
ｔａｒｇｅｔ＝ｍａｓｔｅｒ＋ｃｕｒｒｅｎｔ＿ｖａｌｕｅ
のように表され、これに基づいて相対値で測定が行われる。
【００１９】
図３は、以下に示すテスト実行プログラムに従って実行されるＡＣパラメトリック試験の動作の概略を示すタイミングチャート図である。
【００２０】
ＳＩＧＮＡＬｒｄ；
ＳＩＧＮＡＬｄａｔａ；
ＡＣ＿ＬＩＭＩＴａｃ＿ｌｉｍｉｔ；
ＭＥＡＳＵＲＥ＿ＡＣｍｅａｓ＿ａｃ；
ｒｄ．ｗａｖｅｋｉｎｄ（０，ＲＺＯＩＮＶ）；
ｒｄ．ｔｉｍｉｎｇ（１，Ｔ１，１００ｎＳ）；
ｒｄ．ｔｉｍｉｎｇ（１，Ｔ２，２００ｎＳ）；
ｄａｔａ．ｋｉｎｄ（ＯＵＴ）；
ｄａｔａ．ｔｉｍｉｎｇ（１，ＳＴＢＬ，１５０ｎＳ）；
ｍｅａｓ＿ａｃ．ｔａｒｇｅｔ（ｄａｔａ，ＴＳ１，ＳＴＢＬ）；
ｍｅａｓ＿ａｃ．ｍａｓｔｅｒ（ｒｄ，ＴＳ１，Ｔ１）；
ｍｅａｓ＿ａｃ．ｃａｌｃ＿ｍｏｄｅ（ＤＥＬＡＹ）；
ｍｅａｓ＿ａｃ．ｐａｓｓ＿ｖａｌｕｅ（９０ｎＳ）；
ｍｅａｓ＿ａｃ．ｆａｉｌ＿ｖａｌｕｅ（３０ｎＳ）；
ｍｅａｓ＿ａｃ．ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）；
ａｃ＿ｌｉｍｉｔ．ｌｏｗｅｒ（ＮＯＮＥ）；
ａｃ＿ｌｉｍｉｔ．ｕｐｐｅｒ（ｔＰＤ）；
ｍｅａｓ＿ａｃ．Ｓｅｔ（）
ｍｅａｓ＿ａｃ．Ｅｘｅｃ（）
Ｓｅｃｏｎｄｓｖａｌｕｅ＝ｍｅａｓ＿ａｃ．Ｇｅｔ＿Ｖａｌｕｅ（１）；
図３において、読み出し信号／ＲＤは、１００ｎＳで立ち下がり、２００ｎＳで立ち上がる信号である。データＤＡＴ１は半導体デバイス８１から、データＤＡＴ２は半導体デバイス８２から、データＤＡＴ３は半導体デバイス８３から、データＤＡＴ４は半導体デバイス８４からそれぞれ出力される信号であり、読み出し信号／ＲＤが立ち下がってから６５，５５，３５，８５ｎＳでそれぞれ出力する。このように各半導体デバイス８１〜８４は、読み出し信号／ＲＤの入力に応じてそれぞれ異なるタイミングでデータＤＡＴ１〜４を出力する。そこで、このように異なるタイミングでデータＤＡＴ１〜４を出力する各半導体デバイス８１〜８４に対して、どのようにして同時にＡＣパラメトリック試験が実行されるかについて説明する。
【００２１】
第１回目のテストでは、ステップＳ１で、テスタプロセッサ１０は、オペレーティングシステムによって上述のテスト実行プログラムに基づいて４個の半導体デバイスに対してそれぞれの変数領域を確保する。ステップＳ２で、テスタプロセッサ１０は、ステートメントに定義されているパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳでパスになることをチェックするために、現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅにパスレジスタの値９０ｎＳを代入する。次に演算式ＤＥＬＡＹにおけるマスタレジスタｍａｓｔｅｒの値が必要なので、シグナルオブジェクトから読み出し波形／ＲＤの立ちあがりタイミングである１００ｎＳという値をマスタレジスタｍａｓｔｅｒに代入する。この結果を上述の演算式ＤＥＬＡＹに代入する。その結果、ターゲットレジスタｔａｒｇｅｔの値は１９０ｎＳとなる。
【００２２】
ステップＳ３で、テスタプロセッサ１０はステップＳ２の結果をテスタハードウェアに書き込む。ステップＳ４でテスタハードウェアはタイミングジェネレータ２０内のタイミングエッジ発生回路にタイミングエッジとしてターゲットレジスタｔａｒｇｅｔに値１９０ｎＳを設定する。ステップＳ５で、テスタハードウェアは全ての半導体デバイス８１〜８４に対して同時にテストパターンを印加し、所定の測定動作を行う。ステップＳ６で、テスタプロセッサ１０は、測定動作のテスト結果（ＰＡＳＳ／ＦＡＩＬ）を処理する。この場合には、全ての半導体デバイス８１〜８４の結果はパスとなる。この結果は、図３の右下側に各半導体デバイス８１〜８４（ＤＵＴ１〜ＤＵＴ４）毎に示されている。この第１回目のテスト結果は、テストの順序が１、テストの値が９０ｎＳ及びテストの結果がＰＡＳＳと表示されている。
【００２３】
第２回目のテストでは、テスタプロセッサ１０は、ステートメントに定義されているフェイルレジスタｆａｉｌ＿ｖａｌｕｅの値３０ｎＳでフェイルになることをチェックするために、現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅにフェイルレジスタｆａｉｌ＿ｖａｌｕｅの値３０ｎＳを代入し、演算式ＤＥＬＡＹによる演算を行う。その結果、ターゲットレジスタｔａｒｇｅｔの値は１３０ｎＳとなる。上述の場合と同様にして、ターゲットレジスタｔａｒｇｅｔの値１３０ｎＳをタイミングエッジとする測定動作が行われる。この測定動作の結果、全ての半導体デバイス８１〜８４のテスト結果はフェイルとなる。この結果は、図３の左下側に示されており、テストの順序が２、テストの値が３０ｎＳ及びテストの結果がＦＡＩＬと表示されている。
【００２４】
第３回目のテストでは、テスタプロセッサ１０は、フェイルレジスタｆａｉｌ＿ｖａｌｕｅの値３０ｎＳとパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳとの中間値６０ｎＳを現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥＬＡＹによる演算を行う。その結果、ターゲットレジスタｔａｒｇｅｔの値は１６０ｎＳとなる。ターゲットレジスタｔａｒｇｅｔの値１６０ｎＳをタイミングエッジとする測定動作が行われる。この測定動作の結果、半導体デバイス８１、８４のテスト結果はフェイルとなり、半導体デバイス８２、８３のテスト結果はパスとなる。この結果は、図３の下側に示されており、テストの順序が３、テストの値が６０ｎＳ及びテストの結果がＰＡＳＳ又はＦＡＩＬと表示されている。テスト結果がパスの場合は、テストに使った中間値を第４回目のテストでパスレジスタｐａｓｓ＿ｖａｌｕｅに代入する。テスト結果がフェイルの場合は、テストに使った中間値を第４回目のテストでフェイルレジスタｆａｉｌ＿ｖａｌｕｅに代入する。
【００２５】
第４回目のテストでは、テスタプロセッサ１０は、前回のテスト結果（ＰＡＳＳ／ＦＡＩＬ）に応じた演算処理を行う。半導体デバイス８１（ＤＵＴ１）及び８４（ＤＵＴ４）については、前回のテスト結果がＦＡＩＬなので、前回のテストに使った中間値６０ｎＳをフェイルレジスタｆａｉｌ＿ｖａｌｕｅに代入し、これとパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳとの中間値７０ｎＳを現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥＬＡＹによる演算を行う。なお、６０ｎＳと９０ｎＳの中間値は７５ｎＳであるが、分解能ｒｅｓｏｌｕｔｉｏｎが１０ｎＳなので、ここでは７０ｎＳが中間値となる。一方、半導体デバイス８２（ＤＵＴ２）及び８３（ＤＵＴ３）については、前回のテスト結果がＰＡＳＳなので、前回のテストに使った中間値６０ｎＳをパスレジスタｐａｓｓ＿ｖａｌｕｅに代入し、これとフェイルレジスタｆａｉｌ＿ｖａｌｕｅの値３０ｎＳとの中間値４０ｎＳを現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥＬＡＹによる演算を行う。その結果、半導体デバイス８１（ＤＵＴ１）及び８４（ＤＵＴ４）のターゲットレジスタｔａｒｇｅｔの値は１７０ｎＳとなり、半導体デバイス８２（ＤＵＴ２）及び８３（ＤＵＴ３）のターゲットレジスタｔａｒｇｅｔの値１４０ｎＳとなり、それぞれのターゲットの値をタイミングエッジとする測定動作が並列的に行われる。
【００２６】
半導体デバイス８１のテスト結果はパスであり、テストの順序が４、テストの値が７０ｎＳ及びテストの結果がＰＡＳＳと表示されている。半導体デバイス８２のテスト結果はフェイルであり、テストの順序が４、テストの値が４０ｎＳ及びテストの結果がＦＡＩＬと表示されている。半導体デバイス８３のテスト結果はパスであり、テストの順序が４、テストの値が４０ｎＳ及びテストの結果がＰＡＳＳと表示されている。半導体デバイス８４のテスト結果はフェイルであり、テストの順序が４、テストの値が７０ｎＳ及びテストの結果がＦＡＩＬと表示されている。
【００２７】
第５回目のテストでは、テスタプロセッサ１０は、第４回目のテストの場合と同様に前回のテスト結果（ＰＡＳＳ／ＦＡＩＬ）に応じた演算処理を行う。半導体デバイス８１（ＤＵＴ１）については、前回のテスト結果がパスなので、前回のテストに使った中間値７０ｎＳをパスレジスタｐａｓｓ＿ｖａｌｕｅに代入し、これと前回のフェイルレジスタｆａｉｌ＿ｖａｌｕｅの値６０ｎＳとの差分の絶対値を求め、その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどうかの判定を行う。この場合は、差分の絶対値が分解能以下なので、半導体デバイス８１（ＤＵＴ１）については、最終的なパスレジスタｐａｓｓ＿ｖａｌｕｅの値を７０ｎＳとしてテストを終了する。
【００２８】
半導体デバイス８２（ＤＵＴ１）については、前回のテスト結果がフェイルなので、前回のテストに使った中間値４０ｎＳをフェイルレジスタｆａｉｌ＿ｖａｌｕｅに代入し、これと前回のパスレジスタｆａｉｌ＿ｖａｌｕｅの値６０ｎＳとの差分の絶対値を求め、その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどうかの判定を行う。この場合は、差分の絶対値が分解能より大きいので、フェイルレジスタｆａｉｌ＿ｖａｌｕｅの値４０ｎＳとパスレジスタｐａｓｓ＿ｖａｌｕｅの値６０ｎＳとの中間値５０ｎＳを現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥＬＡＹによる演算を行う。
【００２９】
半導体デバイス８３（ＤＵＴ３）については、前回のテスト結果がＰＡＳＳなので、前回のテストに使った中間値４０ｎＳをパスレジスタｐａｓｓ＿ｖａｌｕｅに代入し、これと前回のフェイルレジスタｆａｉｌ＿ｖａｌｕｅの値３０ｎＳとの差分の絶対値を求め、その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどうかの判定を行う。この場合は差分の絶対値が分解能以下なので、半導体デバイス８３（ＤＵＴ３）については最終的なパスレジスタｐａｓｓ＿ｖａｌｕｅの値を４０ｎＳとしてテストを終了する。
【００３０】
半導体デバイス８４（ＤＵＴ４）については、前回のテスト結果がフェイルなので、前回のテストに使った中間値７０ｎＳをフェイルレジスタｆａｉｌ＿ｖａｌｕｅに代入し、これと前回のパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳとの差分の絶対値を求め、その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどうかの判定を行う。この場合は、差分の絶対値が分解能より大きいので、フェイルレジスタｆａｉｌ＿ｖａｌｕｅの値７０ｎＳとパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳとの中間値８０ｎＳを現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥＬＡＹによる演算を行う。この結果、半導体デバイス８２（ＤＵＴ２）のターゲットレジスタｔａｒｇｅｔの値は１５０ｎＳとなり、半導体デバイス８４（ＤＵＴ４）のターゲットレジスタｔａｒｇｅｔの値は１８０ｎＳとなり、それぞれのターゲットの値をタイミングエッジとする測定動作が並列的に行われる。
【００３１】
半導体デバイス８２（ＤＵＴ２）のテスト結果はフェイルであり、テストの順序が５、テストの値が５０ｎＳ及びテストの結果がＦＡＩＬと表示されている。半導体デバイス８４（ＤＵＴ４）のテスト結果もフェイルであり、テストの順序が５、テストの値が８０ｎＳ及びテストの結果がＦＡＩＬと表示されている。
【００３２】
第６回目のテストでは、テスタプロセッサ１０は、第５回目のテストの場合と同様に前回のテスト結果（ＰＡＳＳ／ＦＡＩＬ）に応じた演算処理を行う。半導体デバイス８２（ＤＵＴ２）については、前回のテスト結果がフェイルなので、前回のテストに使った中間値５０ｎＳをフェイルレジスタｐａｓｓ＿ｖａｌｕｅに代入し、これと前回のパスレジスタｐａｓｓ＿ｖａｌｕｅの値６０ｎＳとの差分の絶対値を求め、その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどうかの判定を行う。この場合は、差分の絶対値が分解能以下なので、この半導体デバイス８２（ＤＵＴ２）については最終的なパスレジスタｐａｓｓ＿ｖａｌｕｅの値を６０ｎＳとしてテストを終了する。半導体デバイス８４（ＤＵＴ４）については、前回のテスト結果がフェイルなので、前回のテストに使った中間値８０ｎＳをフェイルレジスタｆａｉｌ＿ｖａｌｕｅに代入し、これと前回のパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳとの差分の絶対値を求め、その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどうかの判定を行う。この場合は、差分の絶対値が分解能以下なので、この半導体デバイス８４（ＤＵＴ４）については最終的なパスレジスタｐａｓｓ＿ｖａｌｕｅの値を９０ｎＳとしてテストを終了する。
【００３３】
以上の一連のＡＣパラメトリック試験の結果、半導体デバイス（ＤＵＴ１）８１は７０ｎＳ、半導体デバイス（ＤＵＴ２）８２は６０ｎＳ、半導体デバイス（ＤＵＴ３）８３は４０ｎＳ、半導体デバイス（ＤＵＴ４）８４は９０ｎＳという測定結果を、全体で５回のパターン印加測定を行うだけで得ることができる。
【００３４】
以上のように、この実施の形態に係る半導体試験装置の半導体試験用プログラム実行方法によれば、複数の被検査用半導体デバイスに対して異なるタイミングエッジに基づいて同時にＡＣパラメトリック試験を行うことができるので、上述のように試験時間を大幅に短縮化することができるという効果がある。すなわち、図３に示すような半導体デバイスの場合には、従来だと１８回のパターン印加測定を行わなければＡＣパラメトリック試験を終了することができなかったのに対して、この実施の形態では、従来の約３分の１の５回のパターン印加測定を行うだけで、ＡＣパラトメリック試験を終了することができる。
【００３５】
上述のステップＳ２〜Ｓ５が第１及び第３のステップに、ステップＳ６及びＳ２が第２及び第４のステップに、ステップＳ２が第５のステップに、それぞれ対応する。
【００３６】
なお、上述の実施の形態では、バイナリサーチによってＡＣパラメトリック試験を行う場合について説明したが、シーケンシャルサーチの場合にも同様に適用することができる。図４及び図５は分解能の異なる２段階のシーケンシャルサーチを用いてＡＣパラメトリック試験を行った場合の具体例を示す図である。被検査用半導体デバイスのＡＣパラメトリック特性は図３の場合と同じものとする。この場合、まず、第１段階のシーケンシャルサーチとして、分解能４０ｎＳでサーチが行われる。半導体デバイス（ＤＵＴ１〜３）８１〜８３については、３０ｎＳ、７０ｎＳの順番でサーチが行われ、７０ｎＳでテスト結果がＰＡＳＳとなるので、三回目以降のテストでは、分解能１０ｎＳでサーチが行われる。そして、半導体デバイス（ＤＵＴ１）８１の場合は、４０ｎＳ、５０ｎＳ及び６０ｎＳでＦＡＩＬと判定されるので、７０ｎＳがＡＣパラメトリック特性として抽出される。半導体デバイス（ＤＵＴ２）８２の場合は、４０ｎＳ及び５０ｎＳでＦＡＩＬ、６０ｎＳでＰＡＳＳと判定されるので、６０ｎＳがＡＣパラメトリック特性として抽出される。半導体デバイス（ＤＵＴ３）８３の場合は、４０ｎでＰＡＳＳと判定されるので、４０ｎＳがＡＣパラメトリック特性として抽出される。一方、半導体デバイス（ＤＵＴ４）８４の場合は、１１０ｎＳでＰＡＳＳとなるので、分解能１０ｎＳのサーチは、８０ｎＳ及び９０ｎＳの順番で行われ、９０ｎＳでＰＡＳＳと判定されるので、９０ｎＳがＡＣパラメトリック特性として抽出される。この場合も複数の被検査用半導体デバイスに対して異なるタイミングエッジに基づいて同時にＡＣパラメトリック試験を行うことができるので、上述のように試験時間を大幅に短縮化することができるという効果がある。
【００３７】
上述した実施の形態では、半導体デバイス８１〜８４の機能試験を行う半導体試験装置を考えたが、試験対象物としての半導体装置は、半導体デバイスに限定されず、各種のプロセッサやロジック用ＩＣ等であってもよい。
【００３８】
【発明の効果】
上述したように、本発明によれば、複数の被検査用半導体デバイスに対して同時にＡＣパラメトリック試験を行うことができ、試験時間を大幅に短縮化することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置がテスト実行プログラムを実行してＡＣパラメトリック試験を行う場合の処理の流れを示す図である。
【図２】この実施の形態に係る半導体試験装置の概略構成を示す図である。
【図３】この実施の形態に係る半導体試験装置が行うＡＣパラメトリック試験の動作の概略を示すタイミングチャート図である。
【図４】ＡＣパラメトリック試験を行った場合の具体例を示す図である。
【図５】ＡＣパラメトリック試験を行った場合の具体例を示す図である。
【符号の説明】
１０テスタプロセッサ
２０タイミングジェネレータ
３０パターンジェネレータ
４０データセレクタ
５０フォーマットコントロール部
６０ピンカード
７０デジタルコンペア部
８１〜８４半導体デバイス

Claims

半導体試験用プログラムを実行することにより複数の半導体装置に対して所定のＡＣパラメトリック試験を行う半導体試験装置の半導体試験用プログラム実行方法において、
前記複数の半導体装置に対して予め設定されたタイミングで並列的にパターンを印加する第１のステップと、
前記第１のステップによる前記パターンの印加結果に基づいて次回のパターン印加のタイミングを前記複数の半導体装置毎に設定する第２のステップと、
前記第２のステップによって設定されたタイミングで前記複数の半導体装置に対して並列的にパターンを印加する第３のステップと、
前記第３のステップによる前記パターンの印加結果に基づいて前記複数の半導体装置毎に前記ＡＣパラメトリック試験が終了したか否かを判定する第４のステップと、
前記第４のステップで前記ＡＣパラメトリック試験が終了していないと判定された半導体装置に対して、次回のパターン印加のタイミングを設定し、前記第３のステップにリターンする第５のステップと
を含むことを特徴とする半導体試験装置の半導体試験用プログラム実行方法。
請求項１において、
前記パターン印加のタイミングの設定をバイナリサーチによって行うことを特徴とする半導体試験装置の半導体試験用プログラム実行方法。
請求項１において、
前記パターン印加のタイミングの設定を分解能の異なる２段階のシーケンシャルサーチによって行うことを特徴とする半導体試験装置の半導体試験用プログラム実行方法。