JPH0980114A - Ｉｃテスタの電流測定装置 - Google Patents
Ｉｃテスタの電流測定装置Info
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- JPH0980114A JPH0980114A JP7258137A JP25813795A JPH0980114A JP H0980114 A JPH0980114 A JP H0980114A JP 7258137 A JP7258137 A JP 7258137A JP 25813795 A JP25813795 A JP 25813795A JP H0980114 A JPH0980114 A JP H0980114A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ・ＩＣの電源電流の良否判定を簡単
にかつ高速に行うＩＣテスタの電流測定装置。 【解決手段】 ＤＵＴの電源電流を測定するＩｄｄｐ測
定回路とＩｄｄｑ測定回路を有した電圧印加電流測定回
路１００と良否判定基準値と比較判定するロウ側比較器
３１０とハイ側比較器３３０とを有した回路において、
ＩｄｄｐとＩｄｄｑの測定値を加算してダイナミックレ
ンジを拡大する加算器７０と、その出力を基準値測定値
選択回路７３によって目的によって別々に保存する基準
値メモリ回路７１と測定値メモリ回路７２を設けた。基
準値を外部からの入力や良品デバイスから取り込み保存
できる基準値メモリ回路７１と基準値に一定の補正を行
い判定比較値として用いるためのロウ側定量加算回路７
４とハイ側定量加算回路７５と良否判定結果を保存でき
て、後から読みだせる判定値メモリ回路５０を設けた。
にかつ高速に行うＩＣテスタの電流測定装置。 【解決手段】 ＤＵＴの電源電流を測定するＩｄｄｐ測
定回路とＩｄｄｑ測定回路を有した電圧印加電流測定回
路１００と良否判定基準値と比較判定するロウ側比較器
３１０とハイ側比較器３３０とを有した回路において、
ＩｄｄｐとＩｄｄｑの測定値を加算してダイナミックレ
ンジを拡大する加算器７０と、その出力を基準値測定値
選択回路７３によって目的によって別々に保存する基準
値メモリ回路７１と測定値メモリ回路７２を設けた。基
準値を外部からの入力や良品デバイスから取り込み保存
できる基準値メモリ回路７１と基準値に一定の補正を行
い判定比較値として用いるためのロウ側定量加算回路７
４とハイ側定量加算回路７５と良否判定結果を保存でき
て、後から読みだせる判定値メモリ回路５０を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験用半導体
（以下ＤＵＴと称する）特にＣＭＯＳ・ＩＣの電源電流
測定の良否判定を簡単にかつ高速に行うＩＣテスタの電
流測定装置に関する。
（以下ＤＵＴと称する）特にＣＭＯＳ・ＩＣの電源電流
測定の良否判定を簡単にかつ高速に行うＩＣテスタの電
流測定装置に関する。
【０００２】
【従来の技術】ＩＣをテストシステムでテストするため
には、個々のＩＣの機能、性能に合わせたテストプログ
ラムが必要で、このテストプログラムはいかなる組み合
わせ、使用条件においても所定の機能・性能が、１００
％保証できることが要求される。しかし、現実にはこれ
ら１００％を目指せば、テスト時間は膨大なものとな
り、経済的に引き合わない。そのため、不良検出率とテ
スト時間との妥協点を見いだし、テストされている。Ｉ
Ｃの規模が大きくなるに従って、テストプログラムは作
成とデバッグの時間が膨大になり、コンピュータを用い
た設計（ＣＡＤ）によって作成されることが多い。
には、個々のＩＣの機能、性能に合わせたテストプログ
ラムが必要で、このテストプログラムはいかなる組み合
わせ、使用条件においても所定の機能・性能が、１００
％保証できることが要求される。しかし、現実にはこれ
ら１００％を目指せば、テスト時間は膨大なものとな
り、経済的に引き合わない。そのため、不良検出率とテ
スト時間との妥協点を見いだし、テストされている。Ｉ
Ｃの規模が大きくなるに従って、テストプログラムは作
成とデバッグの時間が膨大になり、コンピュータを用い
た設計（ＣＡＤ）によって作成されることが多い。
【０００３】最近のＣＭＯＳ・ＩＣでは高集積化が進
み、チップ内ゲート数が大規模化してＤＵＴの良否判定
用のＣＡＤによるテスト・パターンでは、１と０の単一
縮退故障を欠陥の対象としているため、ＤＵＴの短絡故
障や開放故障の発見を困難にしている。
み、チップ内ゲート数が大規模化してＤＵＴの良否判定
用のＣＡＤによるテスト・パターンでは、１と０の単一
縮退故障を欠陥の対象としているため、ＤＵＴの短絡故
障や開放故障の発見を困難にしている。
【０００４】ＤＵＴの静止電源電流（ＣＭＯＳ・ＩＣの
静止電源電流を以下Ｉｄｄｑと称する）Ｉｄｄｑを測定
することが、短絡故障と開放故障を発見する有効な手段
であることは以前より知られていた。グランドと電源に
着目してＤＵＴのＩｄｄｑとダイナミック電源電流（以
下Ｉｄｄｐと称する）とを電圧印加電流測定回路（例え
ば、特願平６−１５６６９９号公報参照）においてテス
ト・パターンと同期して電源電流を測定し、比較部に設
定したハイ／ロウ比較値を基準にして正常、異常を判定
し故障検出率を高めて、出荷後のＤＵＴの不良率を低減
させている。
静止電源電流を以下Ｉｄｄｑと称する）Ｉｄｄｑを測定
することが、短絡故障と開放故障を発見する有効な手段
であることは以前より知られていた。グランドと電源に
着目してＤＵＴのＩｄｄｑとダイナミック電源電流（以
下Ｉｄｄｐと称する）とを電圧印加電流測定回路（例え
ば、特願平６−１５６６９９号公報参照）においてテス
ト・パターンと同期して電源電流を測定し、比較部に設
定したハイ／ロウ比較値を基準にして正常、異常を判定
し故障検出率を高めて、出荷後のＤＵＴの不良率を低減
させている。
【０００５】ＤＵＴの静止電源電流を測定するＩｄｄｑ
測定回路とダイナミック電源電流を測定するＩｄｄｐ測
定回路の電流測定値を比較判定して記憶するＩＣテスタ
の電流測定装置のブロック図について説明する。図４に
ＩＣテスタの電流測定装置のブロック図を、タイミング
チャートを図５に示す。電圧印加電流測定回路１０と比
較部３０と測定値判定値メモリ回路４０によって構成さ
れ、ＤＵＴの入出力ピンに対するインタフェースとして
使用しているピンエレクトロニク部２０よりＤＵＴの各
ピンは規定の電圧やテスト・パターンが与えられ、ＤＵ
Ｔの電源電流は電圧印加電流測定回路１０から供給され
る。電圧印加電流測定回路１０はＩｄｄｐ測定回路１３
とＩｄｄｑ測定回路１４で測定され、測定レンジ測定の
切替え回路１５はテスト・プログラムで切替えられ測定
された電流測定値は比較部３０と測定値判定値メモリ回
路４０に入力される。
測定回路とダイナミック電源電流を測定するＩｄｄｐ測
定回路の電流測定値を比較判定して記憶するＩＣテスタ
の電流測定装置のブロック図について説明する。図４に
ＩＣテスタの電流測定装置のブロック図を、タイミング
チャートを図５に示す。電圧印加電流測定回路１０と比
較部３０と測定値判定値メモリ回路４０によって構成さ
れ、ＤＵＴの入出力ピンに対するインタフェースとして
使用しているピンエレクトロニク部２０よりＤＵＴの各
ピンは規定の電圧やテスト・パターンが与えられ、ＤＵ
Ｔの電源電流は電圧印加電流測定回路１０から供給され
る。電圧印加電流測定回路１０はＩｄｄｐ測定回路１３
とＩｄｄｑ測定回路１４で測定され、測定レンジ測定の
切替え回路１５はテスト・プログラムで切替えられ測定
された電流測定値は比較部３０と測定値判定値メモリ回
路４０に入力される。
【０００６】上記の電流測定値はテスト周期毎に比較部
３０に設定された基準値と比較される、比較部３０には
ハイ側／ロウ側の比較値を設定して電流測定値と比較を
する。 比較設定値を基準にロウ側はロウ側比較値３２
にハイ側はハイ側比較値３４に設定されロウ側比較器３
１とハイ側比較器３３によって判定され、測定値判定値
メモリ回路４０に記録される。ロウ側判定値とハイ側判
定値は測定値判定値メモリ回路４０に記録される。
３０に設定された基準値と比較される、比較部３０には
ハイ側／ロウ側の比較値を設定して電流測定値と比較を
する。 比較設定値を基準にロウ側はロウ側比較値３２
にハイ側はハイ側比較値３４に設定されロウ側比較器３
１とハイ側比較器３３によって判定され、測定値判定値
メモリ回路４０に記録される。ロウ側判定値とハイ側判
定値は測定値判定値メモリ回路４０に記録される。
【０００７】比較設定値を基準に例えば１０マイクロア
ンペアを設定値とすると１０マイクロアペア以下が全て
正常と判定したならば、ＤＵＴの回路が断線して電流が
流れない状態を正常と判定することを避けねばならない
ためハイ側比較値３４とハイ側比較器３３はハイ側をロ
ウ側比較値３２とロウ側比較器３１はロウ側を担当し
て、電流が０で有るならば異常と判定する機能を有し
て、アドレス毎に正常と異常を正確に判定している。
ンペアを設定値とすると１０マイクロアペア以下が全て
正常と判定したならば、ＤＵＴの回路が断線して電流が
流れない状態を正常と判定することを避けねばならない
ためハイ側比較値３４とハイ側比較器３３はハイ側をロ
ウ側比較値３２とロウ側比較器３１はロウ側を担当し
て、電流が０で有るならば異常と判定する機能を有し
て、アドレス毎に正常と異常を正確に判定している。
【０００８】Ｉｄｄｑ測定回路やＩｄｄｐ測定回路の電
流測定値は例えば、各周期毎の静止電源電流（Ｉｄｄ
ｑ）は小さな１００マイクロアンペア以下の電流が流
れ、ダイナミック電源電流（Ｉｄｄｐ）は数１００ミリ
アンペアが流れる。ＤＵＴのＩｄｄｑとＩｄｄｐの電流
値は桁違いに異なるため、一個のＤＵＴを測定するため
には、ハイ／ロウ比較値の基準値の設定を変え、設定回
数だけテストを行うことになる、それはＩｄｄｑを測定
して、その後Ｉｄｄｐを測定するので２回以上テストを
行うことになる。
流測定値は例えば、各周期毎の静止電源電流（Ｉｄｄ
ｑ）は小さな１００マイクロアンペア以下の電流が流
れ、ダイナミック電源電流（Ｉｄｄｐ）は数１００ミリ
アンペアが流れる。ＤＵＴのＩｄｄｑとＩｄｄｐの電流
値は桁違いに異なるため、一個のＤＵＴを測定するため
には、ハイ／ロウ比較値の基準値の設定を変え、設定回
数だけテストを行うことになる、それはＩｄｄｑを測定
して、その後Ｉｄｄｐを測定するので２回以上テストを
行うことになる。
【０００９】図５のタイミングチャートを説明する。Ｉ
ｄｄｑを比較する場合には、ハイ／ロウ比較値の基準値
の設定を行って、アドレス毎にＩｄｄｑを比較する、例
えばアドレスｃのときはレンジが異なるのでＩｄｄｐの
比較は行わないテスト・パターンを作製する必要があっ
た。同じＩｄｄｑの測定であってもレンジが異なれば例
えばアドレスｅは判定を行わないテスト・パターンを作
製する必要があった。次にＩｄｄｐの測定を行う場合
は、Ｉｄｄｐのハイ／ロウ比較値の基準値の設定を行っ
て、アドレス毎にＩｄｄｐを比較する、Ｉｄｄｑの比較
を行わない箇所は判定を行わないテスト・パターンを作
製する必要があった。
ｄｄｑを比較する場合には、ハイ／ロウ比較値の基準値
の設定を行って、アドレス毎にＩｄｄｑを比較する、例
えばアドレスｃのときはレンジが異なるのでＩｄｄｐの
比較は行わないテスト・パターンを作製する必要があっ
た。同じＩｄｄｑの測定であってもレンジが異なれば例
えばアドレスｅは判定を行わないテスト・パターンを作
製する必要があった。次にＩｄｄｐの測定を行う場合
は、Ｉｄｄｐのハイ／ロウ比較値の基準値の設定を行っ
て、アドレス毎にＩｄｄｐを比較する、Ｉｄｄｑの比較
を行わない箇所は判定を行わないテスト・パターンを作
製する必要があった。
【００１０】大規模ＬＳＩのテストパターンは人間では
予測仕切れない、どのレベルが正常で有るかを把握する
ことが大変困難である。それは従来からのテストパター
ンの期待値の組み合わせの数は数十万とか百万とかの組
み合わせとなるためＣＡＤから持ってきた。その所要時
間は例えばテスト周期が１０マイクロセカンドでテスト
・パターンが１０万パターンの場合は、１０マイクロセ
カンド×１０万パターン＝１秒間を必要とし、大規模Ｌ
ＳＩを量産する上で検査工数の問題となった。
予測仕切れない、どのレベルが正常で有るかを把握する
ことが大変困難である。それは従来からのテストパター
ンの期待値の組み合わせの数は数十万とか百万とかの組
み合わせとなるためＣＡＤから持ってきた。その所要時
間は例えばテスト周期が１０マイクロセカンドでテスト
・パターンが１０万パターンの場合は、１０マイクロセ
カンド×１０万パターン＝１秒間を必要とし、大規模Ｌ
ＳＩを量産する上で検査工数の問題となった。
【００１１】測定レンジが異なるアドレスでは測定しな
いというマスクを設け、いずれか都合の良い区分より測
定を行ったので、少なくとも２回測定しなくてはならな
かった、これは大規模ＬＳＩを量産する上で検査工数の
問題となった。
いというマスクを設け、いずれか都合の良い区分より測
定を行ったので、少なくとも２回測定しなくてはならな
かった、これは大規模ＬＳＩを量産する上で検査工数の
問題となった。
【００１２】
【発明が解決しようとする課題】上記の説明のように、
ＩｄｄｑとＩｄｄｐはレンジを切替えないと測定出来な
いため、少なくとも２回測定するので測定時間が膨大と
なり、多量のＤＵＴをテストする場合の障害となってい
る。昨今は益々ＤＵＴの集積度が向上して、大規模な集
積回路となり、その良否判定基準値はＣＡＤを使用しシ
ュミレーション等によって得られた基準値に頼る以外に
手段がなく、その基準値設定に膨大な工数を必要とし
た。
ＩｄｄｑとＩｄｄｐはレンジを切替えないと測定出来な
いため、少なくとも２回測定するので測定時間が膨大と
なり、多量のＤＵＴをテストする場合の障害となってい
る。昨今は益々ＤＵＴの集積度が向上して、大規模な集
積回路となり、その良否判定基準値はＣＡＤを使用しシ
ュミレーション等によって得られた基準値に頼る以外に
手段がなく、その基準値設定に膨大な工数を必要とし
た。
【００１３】本発明の目的は、大きな電流を測定するＩ
ｄｄｐ測定回路と、小さな電流を測定するＩｄｄｑ測定
回路の測定においては、レンジ切替えを行わないでリア
ルタイムに両者の測定を可能とする電圧印加電流測定回
路を持ち、ロウ／ハイ比較値を外部からの設定は当然の
ことながら、良品デバイスからも簡単に読み込めて基準
値に一定の値を補正加算して設定できるＩＣテスタの電
流測定装置を提供しようとするものである。
ｄｄｐ測定回路と、小さな電流を測定するＩｄｄｑ測定
回路の測定においては、レンジ切替えを行わないでリア
ルタイムに両者の測定を可能とする電圧印加電流測定回
路を持ち、ロウ／ハイ比較値を外部からの設定は当然の
ことながら、良品デバイスからも簡単に読み込めて基準
値に一定の値を補正加算して設定できるＩＣテスタの電
流測定装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＩＣテスタの電流測定装置は、大きな電流
を測定するＩｄｄｐ測定回路と、小さな電流を測定する
Ｉｄｄｑ測定回路をリアルタイムに加算してダイナミッ
クレンジを拡大するための手段としての加算器と、その
出力を基準値メモリ回路と測定値メモリ回路を設けて、
別々に保存を可能とする手段として基準値測定値選択回
路を設けた。
に、本発明のＩＣテスタの電流測定装置は、大きな電流
を測定するＩｄｄｐ測定回路と、小さな電流を測定する
Ｉｄｄｑ測定回路をリアルタイムに加算してダイナミッ
クレンジを拡大するための手段としての加算器と、その
出力を基準値メモリ回路と測定値メモリ回路を設けて、
別々に保存を可能とする手段として基準値測定値選択回
路を設けた。
【００１５】良否判定の基準値を良品デバイスの電流測
定値やシュミレーション等で得られた値を外部から入力
された値で予め設定でき保存する手段として基準値メモ
リ回路をもうけた。その基準値メモリ回路からの出力に
一定の値を補正加算可能な手段として、ロウ側定量加算
回路とハイ側定量加算回路を設け、良否判定結果を保存
して後から読みだせる手段として判定値メモリ回路を設
けた。
定値やシュミレーション等で得られた値を外部から入力
された値で予め設定でき保存する手段として基準値メモ
リ回路をもうけた。その基準値メモリ回路からの出力に
一定の値を補正加算可能な手段として、ロウ側定量加算
回路とハイ側定量加算回路を設け、良否判定結果を保存
して後から読みだせる手段として判定値メモリ回路を設
けた。
【００１６】
【発明の実施の形態】以下にこの発明の実施の形態を実
施例と共に詳細に説明する。
施例と共に詳細に説明する。
【００１７】
【実施例】実施例について図面を参照して説明すると、
図１はＩＣテスタの電流測定装置のブロック図で、図２
はタイミングチャートを示す。ＤＵＴの入出力ピンに対
するインタフェースとして使用しているピンエレクトロ
ニクス部２００よりＤＵＴの各ピンは規定の電圧やテス
ト・パターンが与えられ、ＤＵＴの電源電流は電圧印加
電流測定回路１００から供給される。大きい電源電流を
測定するＩｄｄｐ測定回路１３０で測定した電源電流Ｉ
ｄｄｐと小さい電源電流を測定するＩｄｄｑ測定回路１
４０で測定した電源電流Ｉｄｄｑをリアルタイムに加算
（ＩｄｄｐをＢとして、ＩｄｄｑをＡとしてＡ＋Ｂを行
う）してダイナミックレンジを拡大する加算器７０と、
その出力を基準値メモリ回路７１と測定値メモリ回路７
２に入力する、レジスタからなる基準値測定選択回路７
３によって基準値メモリ回路７１と測定値メモリ回路７
２に別々に保存させる。
図１はＩＣテスタの電流測定装置のブロック図で、図２
はタイミングチャートを示す。ＤＵＴの入出力ピンに対
するインタフェースとして使用しているピンエレクトロ
ニクス部２００よりＤＵＴの各ピンは規定の電圧やテス
ト・パターンが与えられ、ＤＵＴの電源電流は電圧印加
電流測定回路１００から供給される。大きい電源電流を
測定するＩｄｄｐ測定回路１３０で測定した電源電流Ｉ
ｄｄｐと小さい電源電流を測定するＩｄｄｑ測定回路１
４０で測定した電源電流Ｉｄｄｑをリアルタイムに加算
（ＩｄｄｐをＢとして、ＩｄｄｑをＡとしてＡ＋Ｂを行
う）してダイナミックレンジを拡大する加算器７０と、
その出力を基準値メモリ回路７１と測定値メモリ回路７
２に入力する、レジスタからなる基準値測定選択回路７
３によって基準値メモリ回路７１と測定値メモリ回路７
２に別々に保存させる。
【００１８】比較基準値を外部からの設定値や良品判定
の基準となる良品デバイスの電源電流測定結果を基準値
として取り込み、保存を行うことのできる機能を有した
基準値メモリ回路７１を設けた。基準値メモリ回路７１
の出力に一定の値を加算し比較値として用いるため基準
値に補正加算可能な機能を有したロウ側定量値加算回路
７４とハイ側定量値加算回路７５を設けた。従来からな
るロウ側比較器３１０とハイ側比較器３３０による比較
判定結果を判定値メモリ回路５０に入力する。良否判定
結果を保存できて、あとから読みだせる判定値メモリ回
路５０を設けた。
の基準となる良品デバイスの電源電流測定結果を基準値
として取り込み、保存を行うことのできる機能を有した
基準値メモリ回路７１を設けた。基準値メモリ回路７１
の出力に一定の値を加算し比較値として用いるため基準
値に補正加算可能な機能を有したロウ側定量値加算回路
７４とハイ側定量値加算回路７５を設けた。従来からな
るロウ側比較器３１０とハイ側比較器３３０による比較
判定結果を判定値メモリ回路５０に入力する。良否判定
結果を保存できて、あとから読みだせる判定値メモリ回
路５０を設けた。
【００１９】図２（Ａ）のタイミングチャートは良品の
基準となるＣＭＯＳデバイスの電源電流を図１の基準値
メモリ回路７１に設定して、一定値をロウ側／ハイ側定
量加算回路７４、７５で加算し、基準値を設定した例で
ある。良品の基準となるＣＭＯＳデバイスの電源電流を
基準に一定の値を加算し比較基準に一定の補正がされた
基準値を示している。図２（Ａ）のハイ比較値、ロウ比
較値は次式で求める。 ハイ比較値＝良品の電流測定値×１．０＋オフセット値 ロウ比較値＝良品の電流測定値×０＋（マイナス・オフ
セット値）
基準となるＣＭＯＳデバイスの電源電流を図１の基準値
メモリ回路７１に設定して、一定値をロウ側／ハイ側定
量加算回路７４、７５で加算し、基準値を設定した例で
ある。良品の基準となるＣＭＯＳデバイスの電源電流を
基準に一定の値を加算し比較基準に一定の補正がされた
基準値を示している。図２（Ａ）のハイ比較値、ロウ比
較値は次式で求める。 ハイ比較値＝良品の電流測定値×１．０＋オフセット値 ロウ比較値＝良品の電流測定値×０＋（マイナス・オフ
セット値）
【００２０】図３にロウ側／ハイ側定量加算回路７４、
７５のブロック図を示す。基準値メモリ回路７１からの
判定基準値に一定量の加算補正を行うロウ側定量値加算
回路７４とハイ側定量値加算回路７５の構成を説明す
る。ロウ側定量加算回路７４は基準値メモリ回路７１の
出力と、外部より係数を入力して保存するレジスタ７４
1の出力とを入力して演算する演算回路７４3の出力と、
外部より固定値を入力して保存するレジスタ７４2の出
力とを入力して加算する加算回路７４4より構成され、
加算回路７４4で加算した出力を次段の測定結果と基準
値とを比較判定するロウ側比較器３１０に入力する。ハ
イ側定量加算回路７５は基準値メモリ回路７１の出力
と、外部より係数を入力して保存するレジスタ７５1の
出力とを入力して演算する演算回路７５3の出力と、 外
部より固定値を入力して保存するレジスタ７５2の出力
とを入力して加算する加算回路７５4より構成され、加
算回路７５4で加算した出力を次段の測定結果と基準値
とを比較判定するハイ側比較器３３０に入力する。アド
レス毎の電源電流の比較基準値は基準値メモリ回路７１
からの出力にロウ側／ハイ側定量加算回路７４、７５で
一定の値を加算された基準値とする。基準値は次式で求
める。 基準値＝固定値＋基準値×係数
７５のブロック図を示す。基準値メモリ回路７１からの
判定基準値に一定量の加算補正を行うロウ側定量値加算
回路７４とハイ側定量値加算回路７５の構成を説明す
る。ロウ側定量加算回路７４は基準値メモリ回路７１の
出力と、外部より係数を入力して保存するレジスタ７４
1の出力とを入力して演算する演算回路７４3の出力と、
外部より固定値を入力して保存するレジスタ７４2の出
力とを入力して加算する加算回路７４4より構成され、
加算回路７４4で加算した出力を次段の測定結果と基準
値とを比較判定するロウ側比較器３１０に入力する。ハ
イ側定量加算回路７５は基準値メモリ回路７１の出力
と、外部より係数を入力して保存するレジスタ７５1の
出力とを入力して演算する演算回路７５3の出力と、 外
部より固定値を入力して保存するレジスタ７５2の出力
とを入力して加算する加算回路７５4より構成され、加
算回路７５4で加算した出力を次段の測定結果と基準値
とを比較判定するハイ側比較器３３０に入力する。アド
レス毎の電源電流の比較基準値は基準値メモリ回路７１
からの出力にロウ側／ハイ側定量加算回路７４、７５で
一定の値を加算された基準値とする。基準値は次式で求
める。 基準値＝固定値＋基準値×係数
【００２１】図２（Ｂ）のタイミングチャートは上記判
定値を基準にアドレス毎に電源電流値を判定する。例え
ばアドレス１１のＩｄｄｑは基準値より下方に測定値が
あり良品と判定、アドレス１３のＩｄｄｐは基準値より
下方に測定値があり良品と判定、アドレス１４のＩｄｄ
ｑは基準値より上方にあるので異常と判定する。
定値を基準にアドレス毎に電源電流値を判定する。例え
ばアドレス１１のＩｄｄｑは基準値より下方に測定値が
あり良品と判定、アドレス１３のＩｄｄｐは基準値より
下方に測定値があり良品と判定、アドレス１４のＩｄｄ
ｑは基準値より上方にあるので異常と判定する。
【００２２】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。Ｉ
ｄｄｑとＩｄｄｐの測定レンジを測定の切り換える必要
がなくなったので、測定時間が半減した。シュミレーシ
ヨン結果から得られた良品判定値を基準値として基準値
メモリ回路に記録できる他、良品と判明しているデバイ
スの電源電流値を良品判定値用基準値として使用できる
ようになったので判定基準値を作製する膨大な工数を省
略することができた。従って、本発明は非常に有用であ
り、その技術的効果もさることながら、経済的効果も非
常に大である。
ているので、下記に記載されるような効果を奏する。Ｉ
ｄｄｑとＩｄｄｐの測定レンジを測定の切り換える必要
がなくなったので、測定時間が半減した。シュミレーシ
ヨン結果から得られた良品判定値を基準値として基準値
メモリ回路に記録できる他、良品と判明しているデバイ
スの電源電流値を良品判定値用基準値として使用できる
ようになったので判定基準値を作製する膨大な工数を省
略することができた。従って、本発明は非常に有用であ
り、その技術的効果もさることながら、経済的効果も非
常に大である。
【図１】本発明の一実施例によるＩＣテスタの電流測定
装置のブロック図である。
装置のブロック図である。
【図２】本発明の一実施例によるＩＣテスタの電流測定
装置のタイミングチャートである。
装置のタイミングチャートである。
【図３】本発明の一実施例によるＩＣテスタの電流測定
装置のロウ側／ハイ側定量値加算回路部分のブロック図
である。
装置のロウ側／ハイ側定量値加算回路部分のブロック図
である。
【図４】従来の技術によるＩＣテスタの電流測定装置の
ブロック図である。
ブロック図である。
【図５】従来の技術によるＩＣテスタの電流測定装置の
タイミングチャートである。
タイミングチャートである。
１０、１００ 電圧印加電流測定回路 １３、１３０ Ｉｄｄｐ測定回路 １４、１４０ Ｉｄｄｑ測定回路 １５ 切替え回路 ２０、２００ ピンエレクトロニクス部 ３０ 比較部 ３１、３１０ ロウ側比較器 ３２ ロウ側比較値 ３３、３３０ ハイ側比較器 ３４ ハイ側比較値 ４０ 測定値判定値メモリ回路 ５０ 判定値メモリ回路 ７０ 加算器 ７１ 基準値メモリ回路 ７２ 測定値メモリ回路 ７３ 基準値測定値選択回路 ７４ ロウ側定量値加算回路 ７５ ハイ側定量値加算回路 ７４1、７５1 レジスタ ７４2、７５2 演算回路 ７４3、７５3 レジスタ ７４4、７５4 加算回路
Claims (3)
- 【請求項１】 ピンエレクトロニクス部（２００）より
ＤＵＴの各ピンに規定の電圧やテスト・パターンが与え
られ、ＤＵＴの電源電流は電圧印加電流測定回路（１０
０）から供給され、大きい電源電流を測定するＩｄｄｐ
測定回路（１３０）と小さい電源電流を測定するＩｄｄ
ｑ測定回路（１４０）を有した電圧印加電流測定回路
（１００）と測定結果と基準値とを比較判定するロウ側
比較器（３１０）とハイ側比較器（３３０）とを有した
回路において、 Ｉｄｄｐ測定値とＩｄｄｑ測定値を加算してダイナミッ
クレンジを拡大する加算器（７０）と、 外部からの基準値入力や良品デバイスの測定値を基準値
として取り込み、保存する基準値メモリ回路（７１）
と、 ＩｄｄｐとＩｄｄｑの加算測定値を保存する測定値メモ
リ回路（７２）と、 加算器（７０）で加算された出力と、外部からの基準値
入力とを別々に基準値メモリ回路（７１）と測定値メモ
リ回路（７２）とに保存入力をするレジスタからなる基
準値測定値選択回路（７３）と、 基準値メモリ回路（７１）からの判定基準値に一定量の
加算補正を行うロウ側定量値加算回路（７４）とハイ側
定量値加算回路（７５）と、 ハイ側比較器（３３０）とロウ側比較器（３１０）から
の判定値を保存して後から読みだせる判定値メモリ回路
（５０）と、 を具備することを特徴とするＩＣテスタの電流測定装
置。 - 【請求項２】 請求項１において、 外部より係数を入力して保存するレジスタ（７４1）
と、 レジスタ（７４1）の出力と、基準値メモリ回路（７
１）の出力とを入力する演算回路（７４3）と、 外部より固定値を入力して保存するレジスタ（７４2）
の出力と、 演算回路（７４3）の出力とを入力して 加算する加算回
路（７４4）と、 を具備してロウ側定量加算回路としたＩＣテスタの電流
測定装置。 - 【請求項３】 請求項１において、 外部より係数を入力して保存するレジスタ（７５1）
と、 レジスタ（７５1）の出力と、基準値メモリ回路（７
１）の出力とを入力する演算回路（７５3）と、 外部より固定値を入力して保存するレジスタ（７５2）
の出力と、 演算回路（７５3）の出力とを入力して 加算する加算回
路（７５4）と、 を具備してハイ側定量加算回路としたＩＣテスタの電流
測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25813795A JP3398755B2 (ja) | 1995-09-11 | 1995-09-11 | Ｉｃテスタの電流測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25813795A JP3398755B2 (ja) | 1995-09-11 | 1995-09-11 | Ｉｃテスタの電流測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0980114A true JPH0980114A (ja) | 1997-03-28 |
| JP3398755B2 JP3398755B2 (ja) | 2003-04-21 |
Family
ID=17316036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25813795A Expired - Fee Related JP3398755B2 (ja) | 1995-09-11 | 1995-09-11 | Ｉｃテスタの電流測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398755B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027375A1 (fr) * | 1997-11-20 | 1999-06-03 | Advantest Corporation | Dispositif de test de circuits integres |
| WO2001075463A1 (fr) * | 2000-04-04 | 2001-10-11 | Advantest Corporation | Procede d'analyse de defaillance d'un circuit integre a semi-conducteur, et defaillance associee |
-
1995
- 1995-09-11 JP JP25813795A patent/JP3398755B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027375A1 (fr) * | 1997-11-20 | 1999-06-03 | Advantest Corporation | Dispositif de test de circuits integres |
| GB2338311A (en) * | 1997-11-20 | 1999-12-15 | Advantest Corp | IC testing device |
| US6323668B1 (en) | 1997-11-20 | 2001-11-27 | Advantest Corporation | IC testing device |
| GB2338311B (en) * | 1997-11-20 | 2002-04-17 | Advantest Corp | IC testing apparatus |
| WO2001075463A1 (fr) * | 2000-04-04 | 2001-10-11 | Advantest Corporation | Procede d'analyse de defaillance d'un circuit integre a semi-conducteur, et defaillance associee |
| US6801049B2 (en) | 2000-04-04 | 2004-10-05 | Advantest Corporation | Method and apparatus for defect analysis of semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3398755B2 (ja) | 2003-04-21 |
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