JP3398755B2 - Icテスタの電流測定装置 - Google Patents
Icテスタの電流測定装置Info
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Description
(以下DUTと称する)特にCMOS・ICの電源電流
測定の良否判定を簡単にかつ高速に行うICテスタの電
流測定装置に関する。
には、個々のICの機能、性能に合わせたテストプログ
ラムが必要で、このテストプログラムはいかなる組み合
わせ、使用条件においても所定の機能・性能が、100
%保証できることが要求される。しかし、現実にはこれ
ら100%を目指せば、テスト時間は膨大なものとな
り、経済的に引き合わない。そのため、不良検出率とテ
スト時間との妥協点を見いだし、テストされている。I
Cの規模が大きくなるに従って、テストプログラムは作
成とデバッグの時間が膨大になり、コンピュータを用い
た設計(CAD)によって作成されることが多い。
み、チップ内ゲート数が大規模化してDUTの良否判定
用のCADによるテスト・パターンでは、1と0の単一
縮退故障を欠陥の対象としているため、DUTの短絡故
障や開放故障の発見を困難にしている。
静止電源電流を以下Iddqと称する)Iddqを測定
することが、短絡故障と開放故障を発見する有効な手段
であることは以前より知られていた。グランドと電源に
着目してDUTのIddqとダイナミック電源電流(以
下Iddpと称する)とを電圧印加電流測定回路(例え
ば、特願平6−156699号公報参照)においてテス
ト・パターンと同期して電源電流を測定し、比較部に設
定したハイ/ロウ比較値を基準にして正常、異常を判定
し故障検出率を高めて、出荷後のDUTの不良率を低減
させている。
測定回路とダイナミック電源電流を測定するIddp測
定回路の電流測定値を比較判定して記憶するICテスタ
の電流測定装置のブロック図について説明する。図4に
ICテスタの電流測定装置のブロック図を、タイミング
チャートを図5に示す。電圧印加電流測定回路10と比
較部30と測定値判定値メモリ回路40によって構成さ
れ、DUTの入出力ピンに対するインタフェースとして
使用しているピンエレクトロニク部20よりDUTの各
ピンは規定の電圧やテスト・パターンが与えられ、DU
Tの電源電流は電圧印加電流測定回路10から供給され
る。電圧印加電流測定回路10はIddp測定回路13
とIddq測定回路14で測定され、測定レンジ測定の
切替え回路15はテスト・プログラムで切替えられ測定
された電流測定値は比較部30と測定値判定値メモリ回
路40に入力される。
30に設定された基準値と比較される、比較部30には
ハイ側/ロウ側の比較値を設定して電流測定値と比較を
する。 比較設定値を基準にロウ側はロウ側比較値32
にハイ側はハイ側比較値34に設定されロウ側比較器3
1とハイ側比較器33によって判定され、測定値判定値
メモリ回路40に記録される。ロウ側判定値とハイ側判
定値は測定値判定値メモリ回路40に記録される。
ンペアを設定値とすると10マイクロアペア以下が全て
正常と判定したならば、DUTの回路が断線して電流が
流れない状態を正常と判定することを避けねばならない
ためハイ側比較値34とハイ側比較器33はハイ側をロ
ウ側比較値32とロウ側比較器31はロウ側を担当し
て、電流が0で有るならば異常と判定する機能を有し
て、アドレス毎に正常と異常を正確に判定している。
流測定値は例えば、各周期毎の静止電源電流(Idd
q)は小さな100マイクロアンペア以下の電流が流
れ、ダイナミック電源電流(Iddp)は数100ミリ
アンペアが流れる。DUTのIddqとIddpの電流
値は桁違いに異なるため、一個のDUTを測定するため
には、ハイ/ロウ比較値の基準値の設定を変え、設定回
数だけテストを行うことになる、それはIddqを測定
して、その後Iddpを測定するので2回以上テストを
行うことになる。
ddqを比較する場合には、ハイ/ロウ比較値の基準値
の設定を行って、アドレス毎にIddqを比較する、例
えばアドレスcのときはレンジが異なるのでIddpの
比較は行わないテスト・パターンを作製する必要があっ
た。同じIddqの測定であってもレンジが異なれば例
えばアドレスeは判定を行わないテスト・パターンを作
製する必要があった。次にIddpの測定を行う場合
は、Iddpのハイ/ロウ比較値の基準値の設定を行っ
て、アドレス毎にIddpを比較する、Iddqの比較
を行わない箇所は判定を行わないテスト・パターンを作
製する必要があった。
予測仕切れない、どのレベルが正常で有るかを把握する
ことが大変困難である。それは従来からのテストパター
ンの期待値の組み合わせの数は数十万とか百万とかの組
み合わせとなるためCADから持ってきた。その所要時
間は例えばテスト周期が10マイクロセカンドでテスト
・パターンが10万パターンの場合は、10マイクロセ
カンド×10万パターン=1秒間を必要とし、大規模L
SIを量産する上で検査工数の問題となった。
いというマスクを設け、いずれか都合の良い区分より測
定を行ったので、少なくとも2回測定しなくてはならな
かった、これは大規模LSIを量産する上で検査工数の
問題となった。
IddqとIddpはレンジを切替えないと測定出来な
いため、少なくとも2回測定するので測定時間が膨大と
なり、多量のDUTをテストする場合の障害となってい
る。昨今は益々DUTの集積度が向上して、大規模な集
積回路となり、その良否判定基準値はCADを使用しシ
ュミレーション等によって得られた基準値に頼る以外に
手段がなく、その基準値設定に膨大な工数を必要とし
た。
ddp測定回路と、小さな電流を測定するIddq測定
回路において、前記両測定回路の何れかに切替えをする
ことなく何れかの電流を測定して判定可能とする電圧印
加電流測定回路を実現し、また、ロウ/ハイ比較値を外
部からの設定は当然のことながら、良品デバイスからも
簡単に読み込めて基準値に一定の値を補正加算して設定
できるICテスタの電流測定装置を提供しようとするも
のである。
に、本発明のICテスタの電流測定装置は、大きな電流
を測定するIddp測定回路と、小さな電流を測定する
Iddq測定回路をリアルタイムに加算してダイナミッ
クレンジを拡大するための手段としての加算器と、その
出力を基準値メモリ回路と測定値メモリ回路を設けて、
別々に保存を可能とする手段として基準値測定値選択回
路を設けた。
定値やシュミレーション等で得られた値を外部から入力
された値で予め設定でき保存する手段として基準値メモ
リ回路をもうけた。その基準値メモリ回路からの出力に
一定の値を補正加算可能な手段として、ロウ側定量加算
回路とハイ側定量加算回路を設け、良否判定結果を保存
して後から読みだせる手段として判定値メモリ回路を設
けた。
施例と共に詳細に説明する。
図1はICテスタの電流測定装置のブロック図で、図2
はタイミングチャートを示す。DUTの入出力ピンに対
するインタフェースとして使用しているピンエレクトロ
ニクス部200よりDUTの各ピンは規定の電圧やテス
ト・パターンが与えられ、DUTの電源電流は電圧印加
電流測定回路100から供給される。大きい電源電流を
測定するIddp測定回路130で測定した電源電流I
ddpと小さい電源電流を測定するIddq測定回路1
40で測定した電源電流Iddqをリアルタイムに加算
(IddpをBとして、IddqをAとしてA+Bを行
う)してダイナミックレンジを拡大する加算器70と、
その出力を基準値メモリ回路71と測定値メモリ回路7
2に入力する、レジスタからなる基準値測定選択回路7
3によって基準値メモリ回路71と測定値メモリ回路7
2に別々に保存させる。
の基準となる良品デバイスの電源電流測定結果を基準値
として取り込み、保存を行うことのできる機能を有した
基準値メモリ回路71を設けた。基準値メモリ回路71
の出力に一定の値を加算し比較値として用いるため基準
値に補正加算可能な機能を有したロウ側定量値加算回路
74とハイ側定量値加算回路75を設けた。従来からな
るロウ側比較器310とハイ側比較器330による比較
判定結果を判定値メモリ回路50に入力する。良否判定
結果を保存できて、あとから読みだせる判定値メモリ回
路50を設けた。
基準となるCMOSデバイスの電源電流を図1の基準値
メモリ回路71に設定して、一定値をロウ側/ハイ側定
量加算回路74、75で加算し、基準値を設定した例で
ある。良品の基準となるCMOSデバイスの電源電流を
基準に一定の値を加算し比較基準に一定の補正がされた
基準値を示している。図2(A)のハイ比較値、ロウ比
較値は次式で求める。 ハイ比較値=良品の電流測定値×1.0+オフセット値 ロウ比較値=良品の電流測定値×0+(マイナス・オフ
セット値)
75のブロック図を示す。基準値メモリ回路71からの
判定基準値に一定量の加算補正を行うロウ側定量値加算
回路74とハイ側定量値加算回路75の構成を説明す
る。ロウ側定量加算回路74は基準値メモリ回路71の
出力と、外部より係数を入力して保存するレジスタ74
1の出力とを入力して演算する演算回路743の出力と、
外部より固定値を入力して保存するレジスタ742の出
力とを入力して加算する加算回路744より構成され、
加算回路744で加算した出力を次段の測定結果と基準
値とを比較判定するロウ側比較器310に入力する。ハ
イ側定量加算回路75は基準値メモリ回路71の出力
と、外部より係数を入力して保存するレジスタ751の
出力とを入力して演算する演算回路753の出力と、 外
部より固定値を入力して保存するレジスタ752の出力
とを入力して加算する加算回路754より構成され、加
算回路754で加算した出力を次段の測定結果と基準値
とを比較判定するハイ側比較器330に入力する。アド
レス毎の電源電流の比較基準値は基準値メモリ回路71
からの出力にロウ側/ハイ側定量加算回路74、75で
一定の値を加算された基準値とする。基準値は次式で求
める。 基準値=固定値+基準値×係数
定値を基準にアドレス毎に電源電流値を判定する。例え
ばアドレス11のIddqは基準値より下方に測定値が
あり良品と判定、アドレス13のIddpは基準値より
下方に測定値があり良品と判定、アドレス14のIdd
qは基準値より上方にあるので異常と判定する。
ているので、下記に記載されるような効果を奏する。I
ddqとIddpの測定レンジを測定の切り換える必要
がなくなったので、測定時間が半減した。シュミレーシ
ヨン結果から得られた良品判定値を基準値として基準値
メモリ回路に記録できる他、良品と判明しているデバイ
スの電源電流値を良品判定値用基準値として使用できる
ようになったので判定基準値を作製する膨大な工数を省
略することができた。従って、本発明は非常に有用であ
り、その技術的効果もさることながら、経済的効果も非
常に大である。
装置のブロック図である。
装置のタイミングチャートである。
装置のロウ側/ハイ側定量値加算回路部分のブロック図
である。
ブロック図である。
タイミングチャートである。
Claims (3)
- 【請求項1】 ピンエレクトロニクス部(200)より
DUTの各ピンに規定の電圧やテスト・パターンが与え
られ、DUTの電源電流は電圧印加電流測定回路(10
0)から供給され、大きなダイナミック電源電流を測定
するIddp測定回路(130)と小さな静止電源電流
を測定するIddq測定回路(140)を有した電圧印
加電流測定回路(100)と測定結果と基準値とを比較
判定するロウ側比較器(310)とハイ側比較器(33
0)とを有したICテスタの電流測定装置において、 Iddp測定値とIddq測定値とを加算してダイナミ
ックレンジを拡大した加算測定値を出力する加算器(7
0)と、 外部からの基準値入力や良品デバイスの測定値を基準値
として保存する基準値メモリ回路(71)と、 加算測定値を保存する測定値メモリ回路(72)と、 基準値メモリ回路(71)からの判定基準値に一定量の
加算補正をしたロウ比較値を求めるロウ側定量値加算回
路(74)と、基準値メモリ回路(71)からの判定基準値に一定量の
加算補正をしたハイ比較値を求める ハイ側定量値加算回
路(75)と、測定値メモリ回路(72)から読み出した加算測定値と
ロウ比較値とを比較して判定した比較判定結果を出力す
るロウ側比較器(310)と、 測定値メモリ回路(72)から読み出した加算測定値と
ハイ比較値とを比較して判定した比較判定結果を出力す
るハイ側比較器(330)と、 ハイ側比較器(330)とロウ側比較器(310)から
の比較判定結果を保存する判定値メモリ回路(50)
と、 を具備することを特徴とするICテスタの電流測定装
置。 - 【請求項2】 請求項1記載のロウ側定量値加算回路
は、 外部より係数を入力して保存する第1レジスタ(741)
と、第1 レジスタ(741)の出力と、基準値メモリ回路
(71)の出力とを受け て乗算する第1演算回路(74
3)と、 外部より固定値を入力して保存する第2レジスタ(74
2)の出力と、第1演算回路(743)の出力とを受けて
加算したロウ比較値を出力する第1加算回路(744)
と、 を具備したICテスタの電流測定装置。 - 【請求項3】 請求項1記載のハイ側定量値加算回路
は、 外部より係数を入力して保存する第3レジスタ(75
1)と、第3 レジスタ(751)の出力と、基準値メモリ回路
(71)の出力とを受けて乗算する第2演算回路(75
3)と、 外部より固定値を入力して保存する第4レジスタ(75
2)の出力と、第2演算回路(753)の出力とを受けて
加算したハイ比較値を出力する第2加算回路(754)
と、 を具備したICテスタの電流測定装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25813795A JP3398755B2 (ja) | 1995-09-11 | 1995-09-11 | Icテスタの電流測定装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25813795A JP3398755B2 (ja) | 1995-09-11 | 1995-09-11 | Icテスタの電流測定装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0980114A JPH0980114A (ja) | 1997-03-28 |
JP3398755B2 true JP3398755B2 (ja) | 2003-04-21 |
Family
ID=17316036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25813795A Expired - Fee Related JP3398755B2 (ja) | 1995-09-11 | 1995-09-11 | Icテスタの電流測定装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3398755B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999027375A1 (fr) * | 1997-11-20 | 1999-06-03 | Advantest Corporation | Dispositif de test de circuits integres |
JP4174167B2 (ja) | 2000-04-04 | 2008-10-29 | 株式会社アドバンテスト | 半導体集積回路の故障解析方法および故障解析装置 |
-
1995
- 1995-09-11 JP JP25813795A patent/JP3398755B2/ja not_active Expired - Fee Related
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---|---|
JPH0980114A (ja) | 1997-03-28 |
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