JP3858729B2 - 信号測定回路及び信号表示装置及び信号変化遅延時間測定回路及び画像形成装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は信号測定回路及び信号表示装置及び信号変化遅延時間測定回路及び画像形成装置に関する。
【０００２】
【従来の技術】
複写機、プリンタには半導体や半導体を搭載した基板が用いられている。半導体や基板が、試作若しくは量産の過程で正常動作しない場合がある。不良が発生しているのかどうか、どこに発生しているのか、原因は何か、について調べるのは時間的にも技術的にも多大の工数を必要とする。
【０００３】
その要因については、いろいろあるが、
・論理的な設計ミス
・基板や半導体内部の配線の断線や短絡や、トランジスタの故障等、論理的な不良
・半導体内部や半導体間のパスの遅延量不足、遅延量過多等、遅延に関する設計不良、製造不良
・外部から入るノイズ
等がある。その内、遅延的な不良の原因として以下のようなものがある。
（ａ）設計不良（設計や検証に用いた回路遅延情報と、実デバイスの遅延量の違い）。設計や検証に必要となる回路遅延情報について、その中に登録される遅延値は、過去の半導体メーカでの実験値等から求められる。但し、実際には、全てのセル、全ての配線長や配線容量で実験しているわけではない。実デバイスの実力値との間に誤差が生じることがある。
（ｂ）製造不良 製造ばらつきとして、半導体内部や基板の配線の抵抗成分やコンデンサ成分の変動による遅延値の変動や、トランジスタのスイッチング速度が、製品毎にばらつきがある。温度や電源電圧の変動によっても遅延値が変動する。
【０００４】
一般的には、上記の誤差やばらつきに対して、マージンを持たせて、遅延値の最大値、最小値として回路遅延情報の登録値を規定する。その既定値内で動作するように回路設計する。但し、設計不良や製造不良でマージンを越す場合がある。マージンを越すと、誤動作となる。
【０００５】
【発明が解決しようとする課題】
不良が判明した場合、設計不良か製造不良か、問題の切り分けが必要である。設計不良の場合は、不良箇所を特定し、半導体を設計しなおす必要があることから、莫大な費用がかかり、また例えば１ヶ月以上かけて再設計することになる。製造不良の場合は、少なくとも故障を検出し、部品交換や基板交換が必要である。いずれも、技術的にも時間的にも苦労する問題である。
【０００６】
基板や半導体内部の配線の断線や短絡、トランジスタの故障等、論理的な不良については自動テスト手法等で機械的に試験する方法はある。例えば、バウンダリスキャン手法による基板テストや、スキャンパス手法による半導体内部の故障テスト、基板テスタによる導通チェック等である。
【０００７】
一方、遅延的な不良については、自動的な検査手法がなく、不良の検出が難しい。更に、製造ばらつき、温度や電源電圧の変動により現象が異なることから、必ずしもいつも不良が再現するとは限らず、確率的に発生することがある。外部から入るノイズは更に検出が困難で、瞬間的なノイズに至っては検出は困難を極める。
【０００８】
遅延に関する不良の検出や、不良箇所の特定については、
・基板の配線をオシロスコープ等で測定表示する。
・半導体内部信号については、それを出力端子に出力させるような回路設計を予めしておき、実動作中には、その出力信号をオシロスコープ等で測定、表示する
・半導体単体については、論理的な不良の検出と同様に、予め設計者が回路動作を考えて手作業でテストデータを作成する。それを用いて半導体の出荷試験でテスタを用いて試験する。予め定めておいたシミュレーション結果（期待値と不一致が生じた場合）により不良と判断する
・更に、半導体単体の上記テスト中に、極めて高価なＥＢテスタ（半導体集積回路の内部遅延を測定できるＬＳＩテスタ）を用いて、半導体内部を波形で観察する
といったことにより行なわれる。
【０００９】
但し、基板の配線をオシロスコープ等で測定するのは容易であるが、半導体内部を測定することは不可能である。また、半導体内部信号を外部端子に出力させればよいのであるが、出力するまでに１〜数ｎｓ程度の遅延値が加わるし、その遅延値も出力端子の負荷や製造ばらつき等で遅延値が変動するといった問題がある。不良が判別できるレベルの０．１ｎｓ程度の精度で計測するのは困難である。
【００１０】
また、半導体の試験については、
・テスタの動作速度には技術的限界があり、実機の動作速度よりずっと遅い速度で行なわれるのが通常である
・手作業や機械的に作成したテストデータは必ずしも、実動作の動作とは同じではない
・遅延値は温度や電源電圧等によりばらつく
といった問題があり、基板上の実動作の不良が、テスタ上では容易に再現できない。また、半導体用のテスタは極めて高価である。
【００１１】
いずれにせよ、実動作中の半導体内部の信号を、高精度で測定、表示、不良検出することは困難であった。更に、不良発生を検出した上で遅延値を補正することは更に困難であった。
【００１２】
本発明はこのような課題に鑑みてなされたものであって、信号値変化を１クロック以内の微小な時間単位での測定を実現することができ、半導体内部や半導体間のパスの遅延量不足や遅延量過多等、遅延に関する設計不良、製造不良、外部から入るノイズといった問題に対し、信号変化を分かりやすく表示して不良箇所を特定したり、不良の有無を自動検出したり、更には回路内部の遅延量を自動補正することができる信号測定回路及び信号表示装置及び信号変化遅延時間測定回路及び画像形成装置を提供することを目的とし、更には高価で高速なテスタ等を用いずに、量産基板上で、安価な手段で実現し、また高価なプロセス技術を用いずに安価なＣＭＯＳプロセスのディジタル技術を用いて実現することができる信号測定回路及び信号表示装置及び信号変化遅延時間測定回路及び画像形成装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
（１）請求項１記載の発明は、回路中の任意の信号を検査対象とし、基準クロックを入力とし、１クロック以内の微小な時間単位で測定した被検査信号の値を出力として得る信号測定回路であって、遅延素子が複数直列に接続され、前記基準クロックを入力して複数段の遅延信号を出力する遅延回路と、該遅延回路から得られる前記複数段の遅延信号の遅延値を測定する遅延値測定回路と、前記遅延回路の出力を入力として、その信号変化のタイミングで被検査信号の信号値を検出する信号値検出回路と、前記信号検出回路の検出結果及び前記遅延値測定回路から得た遅延値から、前記基準クロックに対する前記被検査信号の信号変化の遅延値を演算する演算回路と、を有することを特徴とする。
【００１４】
このように構成すれば、クロックに対する被検査信号変化の遅延量が何段の遅延に相当するかを測定することができる。
（２）請求項２記載の発明は、前記遅延値測定回路は、前記遅延素子列の複数の出力（Ｙ１〜Ｙｎ）の後段にそれぞれフリップフロップを接続し、その出力（Ｑ１〜Ｑｎ）のうち、互いに隣り合う出力（Ｑｍ−１，Ｑｍ）の論理が相異なる箇所（ｍ）を１カ所以上検出する回路を設け、全てのフリップフロップのクロックは同一のクロック又は同一の任意の信号を入力し、その値（ｍ）と前記クロックの動作周波数から遅延値を算出できるように構成されていることを特徴とする。
【００１５】
このように構成すれば、遅延値測定回路により、１クロック何段分の遅延に相当するかを測定することができる。
（３）請求項３記載の発明は、信号測定回路から得られる微小な時間単位で測定した被検査信号の値を入力とし、それを記憶する記憶回路と、その内容を表示する表示装置を備えたことを特徴とする。
【００１６】
このように構成すれば、被検査信号の波形が記憶回路に記憶されるので、その内容を表示装置で読み出して波形観察することができる。
（４）請求項４記載の発明は、信号測定回路から得られる微小な時間単位で測定した被検査信号の値を入力とし、連続する時刻での値が相異なる箇所の検出回路により、被検査信号値変化のクロックに対する遅延値及びその最小値、最大値を得られるようにしたことを特徴とする。
【００１７】
このように構成すれば、被検査信号値変化のクロックに対する遅延値及びその最小値、最大値を得ることができる。
（５）請求項５記載の発明は、信号変化遅延時間測定回路に対して、複数の被検査信号を順次入力することにより、複数の被検査信号のクロックに対する信号変化遅延時間を測定できるようにしたことを特徴とする。
【００１８】
このように構成すれば、複数の被検査信号に対する信号変化遅延時間を測定することができる。
（６）請求項６記載の発明は、信号変化遅延時間測定回路から得られる、被検査信号値変化のクロックに対する最小遅延値、最大遅延値と共に、予め求めておいたクロックに対する信号変化時刻の遅れを示す、最大規定値と最小規定値を基に演算し、不良の有無を検出することを特徴とする。
【００１９】
このように構成すれば、予め定められた最大規定値と最小規定値と実際の測定値とを比較して、不良の有無を検出することができる。例えば、最小規定値が３ｎｓの時に、測定値が２ｎｓであった場合には、条件を満たさないので不良と判定することになる。
（７）請求項７記載の発明は、信号測定回路から得られる不良検出結果により、クロックに接続された微小可変遅延回路や、被検査信号に接続された微小可変遅延回路により、基準クロックや被検査信号の動作を遅らせて、回路が正常動作できるようにしたことを特徴とする。
【００２０】
このように構成すれば、不良検出結果に応じて、クロック又は被検査信号を遅延回路により遅延できるようにしておくので、回路が正常動作するようにすることができる。
（８）請求項８記載の発明は、感光体ドラム、レーザ光照射装置、ポリゴンミラーを備えた電子写真方式による画像形成装置において、請求項１乃至請求項７の何れかに記載の機能を有することを特徴とする。
【００２１】
このように構成すれば、クロック又は被検査信号の遅延値を測定し、或いは所定量の遅延を作り出すことができる。
【００２２】
【発明の実施の形態】
以下に、図面を参照して本発明の実施の形態例を詳細に説明する。
図１は本発明の一実施の形態例を示すブロック図である。図において、１は遅延素子が複数直列に接続され、基準クロックを入力して複数段の遅延信号を出力する遅延回路、２は該遅延回路１の複数の出力をＤ入力に受けて、その出力をラッチする第１の遅延値測定回路（フリップフロップ部）、３は該第１の遅延値測定回路２の出力を受けて前記遅延回路１内の遅延素子の遅延値を測定する第２の遅延値測定回路（演算部）である。
【００２３】
４は前記遅延回路１の複数の遅延出力をクロックとして受け、被検査信号をデータ入力Ｄに受ける信号値検出回路である。該信号値検出回路４は複数のＤタイプフリップフロップより構成され、各フリップフロップのクロック入力には、前記遅延回路１の各々の出力を受け、各フリップフロップのＤ入力には被検査信号を共通に受けるようになっている。
【００２４】
５は前記第２の遅延値測定回路３の出力と、前記信号値検出回路４の複数の出力を受ける記憶回路、６は該記憶回路５の内容を表示する表示装置である。該記憶回路５としては、例えばＲＡＭが用いられ、該表示装置６としては、例えばＣＲＴが用いられる。７は前記信号値検出回路４の出力を受けて、クロックに対する遅延値の内の最小遅延値又は最大遅延値を出力する遅延値出力回路である。
【００２５】
８は一方の入力に前記遅延値出力回路７の出力を、他方の入力に最小遅延規定値又は最大遅延規定値を受けて、双方の値を比較する比較器である。該比較器８にはまた、前記第２の遅延値測定回路３からの遅延段数を示す値が入力されている。９は該比較器８の出力をその一方の入力に、基準クロックを他方の入力に受けて遅延量を微小量だけ可変できる微小可変遅延回路、１０は比較器８の出力をその一方の入力に、被検査信号を他方の入力に受けて遅延量を微小量だけ可変できる微小可変遅延回路である。これら微小可変遅延回路９、１０からは遅延量補正後のクロックと被検査信号が出力される。１１、１２はそれぞれ微小可変遅延回路９、１０の遅延量を任意に設定するための調整つまみである。
【００２６】
図２は遅延回路１の一実施の形態例を示すブロック図である。この回路では、集積回路の内部セル（インバータ）を使用して直列接続し、遅延素子群を構成している。この回路では、クロック信号のデューティ比が最終段までくずれないように、各段毎に２個のインバータを接続している。また、各インバータの分岐数やファンアウト数を揃えて、各段毎のばらつきを最小限に抑えるように構成している。
【００２７】
従って、図２においては、ＤＬ0〜ＤＬｎが実際に遅延回路１で得られる遅延信号であり、分岐数やファンアウト数を揃えるためのダミー信号であるＤＬ0Ｄ〜ＤＬｎＤは、遅延信号の経路とインピーダンス等を等しくするためにダミーのインバータ等に入力される。
【００２８】
また、この遅延素子群の段数に関して特に制限はないが、各々の遅延素子における遅延時間が温度変化等の環境変化によって典型値に対して１／３〜３倍の範囲で変化する可能性があるため、各々の遅延素子の遅延時間の変化をも考慮して基準信号を検出でき、且つ所望の遅延時間が得られるような段数をとっておくと安全である。
【００２９】
なお、本発明の信号遅延手段はこれに限定されるものではなく、クロック信号に対して異なる遅延時間を有する複数の遅延信号を発生させる構成であればよく、例えばカウンタ等を利用することも可能である。
【００３０】
図３は遅延回路１の出力波形Ａを示す図である。（ａ）が基準クロックで、（ｂ）以下はそれぞれ１段ずつ遅延が発生するようになっている。（ｂ）は遅延０の出力ＤＬ0であり、（ｃ）は遅延１段の出力ＤＬ1であり、（ｄ）は遅延２段の出力ＤＬ2である。以下、同様である。
【００３１】
図４は本発明の要部の一実施の形態例を示すブロック図であり、第１の遅延値測定回路２と第２の遅延値測定回路３の構成を示している。第１の遅延値測定回路２は、遅延回路１からの遅延信号ＤＬａ〜ＤＬｋを受ける複数のＤタイプフリップフロップから構成されている。これらＤタイプフリップフロップのＤ入力には各遅延信号ＤＬａ〜ＤＬｋクロックが入力され、クロック入力にはクロック信号ＣＬＫが共通に入力されている。この結果、第１の遅延値測定回路２の出力Ｂは、図３に示すように、ある段数から“Ｈ”が立つものとなる。
【００３２】
第２の遅延値測定回路３は、第１の遅延値測定回路２の各Ｄタイプフリップフロップの出力を受けるゲート回路３ａと、これら複数のゲート回路出力を受けて遅延段数を出力する遅延段数出力回路３ｂより構成されている。ここで、遅延段数について説明する。遅延段数とは、クロックが遅延ゲート（図２参照）を通過することにより生じる遅延量のことであり、例えば遅延段数２０とは、クロックが２０個の遅延ゲートを通過することによって生じる遅延量のことをいう。ゲート回路３ａは、ある段のＱ出力と、次段のＱＢ（反転）出力とが入力されるアンドゲートが複数個で構成されている。このように構成されていると、初めて“Ｈ”となったフリップフロップに対応するゲート回路の出力のみが“Ｈ”となる。
【００３３】
遅延段数出力回路３ｂは、このようなゲート回路３ａの出力を受け、初めて“Ｈ”となる段数に対応する遅延段数を出力する。この遅延段数出力回路３ｂには、どのアンドゲートが“Ｈ”になった時には、遅延何段に相当するかを示すテーブル３ｃが記憶されており、“Ｈ”になったアンドゲートに対応した遅延段数が出力される。図の場合には、遅延段数“１００”であることを示している。
【００３４】
以上のように構成された図１に示す装置の動作を、図５に示すタイムチャートを参照しながら説明すれば、以下の通りである。
図５において、（ａ）は被検査信号、（ｂ）は基準クロックで、例えば１００Ｍｈｚである。（ｃ）は基準クロックのラッチ波形、（ｄ）は基準クロックの１段遅延でのラッチ波形、（ｅ）は基準クロック２０段でのラッチ波形、（ｆ）は基準クロックの４０段遅延でのラッチ波形、（ｇ）は最小遅延値、（ｈ）は予め求められた最小規定値、（ｉ）は不良検出結果、（ｊ）は遅延補正後の被検査信号波形（再動作時）である。ここでは、基準クロックの周期は１０ｎｓに設定してあるものとする。図中のＤ，Ｅ，Ｆ，Ｇ，Ｈは、図１に示すＤ，Ｅ，Ｆ，Ｇ，Ｈと対応している。
【００３５】
基準クロックが遅延回路１に入力すると、その出力Ａは図３に示すようなものとなる。この各遅延段からの遅延出力は、第１の遅延値測定回路２に入る。該第１の遅延値測定回路２は、図４に示すようにＤタイプのフリップフロップが複数個で構成されているものである。各フリップフロップは、それぞれ順次遅れて出力される遅延信号を共通のクロック信号でラッチする。従って、そのＱ出力Ｂは、順次“Ｈ”に変化していく。
【００３６】
これらフリップフロップのＱ出力は、ゲート回路３ａのアンドゲートの一方の入力に入る。一方、これらアンドゲートの他方の入力には、次段の反転出力（ＱＢ）が入力されている。従って、初めて“Ｈ”になったフリップフロップに対応するアンドゲートからの出力のみが“Ｈ”となる。この信号は、遅延段数出力回路３ｂに入る。
【００３７】
該遅延段数出力回路３ｂには、どのアンドゲートの出力が“Ｈ”になったら遅延段数がいくらであるというテーブル３ｃが設けられているので、該遅延段数出力回路３ｂは、“Ｈ”信号が入力されたアンドゲートの段数に対応した遅延段数をテーブル３ｃより読み出し、例えば遅延段数１００として出力する。この遅延段数は、記憶回路５に入って記憶される。表示装置６はこの遅延段数を“１００”として表示するので、操作者は遅延段数が１００段であることを認識することができる。このように、本発明によれば、第２の遅延値測定回路３により、何段分の遅延に相当するかを測定することができる。
【００３８】
信号値検出回路４では、被検査信号を遅延回路１の出力クロックでラッチする。この結果、図５のＤに示すような波形が出力される。即ち、被検査信号がそれぞれ遅延量が異なるクロックでラッチされる結果、その出力は＊０、＊１、…＊２０…＊４０…Ｍ、Ｍ＋１…Ｍ＋２０…Ｍ＋４０と変化していく。ここで、Ｍは第２の遅延値測定回路３で求められた数値で、１クロック周期が何段であるかを示す。ここでは、Ｍ＝１００とする。即ち、信号値検出回路４は、遅延回路１の出力を入力として、その信号変化のタイミングで被検査信号の信号値を検出することになる。
【００３９】
このような各段のフリップフロップの出力は、記憶回路５に記憶される。表示装置６は、記憶回路５に記憶されたデータを順次読み出し、その波形を表示する。この結果、表示装置６には、図５の（ａ）に示すような被検査信号が表示されることになる。
【００４０】
この実施の形態例によれば、被検査信号の波形が記憶回路５に記憶されるので、その内容を表示装置６で読み出し波形観察することができる。
一方、信号値検出回路４の出力Ｄは、遅延値出力回路７に入る。該遅延値出力回路７は、微小な時間単位で測定した被検査信号の値を入力とし、連続する時刻での値が相異なる箇所の検出回路により、被検査信号変化のクロックに対する遅延値及びその最小値又は最大値を得ることができる。この実施の形態例によれば、複数の被検査信号を順次入力することにより、複数の被検査信号のクロックに対する信号変化遅延時間を測定することができる。
【００４１】
図５の（ｇ）によれば、最小遅延値Ｅが比較器８に出力される。基準クロックの１周期は１０ｎｓで１００段遅延に相当しているから、比較器８は第２の遅延値測定回路３からの数値Ｍ（＝１００）を受けて演算処理を行なう。即ち、基準クロックの４０段遅延の場合には、その最小遅延値は（４０／１００）×１０ｎｓ＝４．０ｎｓ、基準クロックの２０段遅延の場合には、その最小値は（２０／１００）×１０ｎｓ＝２．０ｎｓと演算する。
【００４２】
ここで、最小遅延規定値としてＦ＝３．０ｎｓが比較器８に入力されているものとする。この３．０ｎｓは、これより小さい遅延はあり得ないということであるから、前述した最小遅延値が４．０ｎｓの場合には、比較器８の不良検出結果ＧはＯＫであり、最小遅延値が２．０ｎｓの場合は、規定値３．０ｎｓよりも小さいからＮＧとなる。
【００４３】
上述の実施の形態例では、比較器８に最小遅延規定値が入力される場合について説明したが、本発明はこれに限るものではなく、最大遅延規定値が入力される場合についても同様に適用することができる。この場合には、最大遅延値よりも測定値が大きい場合にＮＧとなる。
【００４４】
この比較器８の出力Ｇは微小可変遅延回路９、１０に入力されている。比較器８の判定結果がＯＫの場合、クロック及び被検査信号１０はそのままスルーで微小可変遅延回路９、１０を抜けて出力される。比較器８の判定結果がＮＧの場合、必要な遅延量だけ遅延できるようにしておく。若しくは表示装置６
の表示を操作者が見て調整つまみ１１、１２で遅延量を調整する。微小可変遅延回路１０からはＮＧの場合に、調整つまみ１２により遅延量が調整されて正常動作するようになって被検査信号が図５のＨに示すように出力される。
【００４５】
この実施の形態例によれば、予め定められた最大規定値と最小規定値と実際の測定値を比較して、不良の有無を検出することができる。また、この実施の形態例によれば、不良検出結果に応じて、クロック又は被検査信号を遅延回路により遅延できるようにしておくので、回路が正常動作するようにすることができる。
【００４６】
以上、説明した本発明の構成は、例えば画像形成装置に用いることができる。これによれば、画像形成装置内のクロック又は被検査信号の遅延値を測定し、或いは所定量の遅延を作り出すことができる。
【００４７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果が生じる。（１）請求項１記載の発明によれば、クロックに対する被検査信号変化の遅延量が何段の遅延に相当するかを測定することができる。
（２）請求項２記載の発明によれば、遅延値測定回路により、１クロック何段分の遅延に相当するかを測定することができる。
（３）請求項３記載の発明によれば、被検査信号の波形が記憶回路に記憶されるので、その内容を表示装置で読み出して波形観察することができる。
（４）請求項４記載の発明によれば、被検査信号値変化のクロックに対する遅延値及びその最小値、最大値を得ることができる。
（５）請求項５記載の発明によれば、複数の被検査信号に対する信号変化遅延時間を測定することができる。
（６）請求項６記載の発明によれば、予め定められた最大規定値と最小規定値と実際の測定値とを比較して、不良の有無を検出することができる。例えば、最小規定値が３ｎｓの時に、測定値が２ｎｓであった場合には、条件を満たさないので不良と判定することになる。
（７）請求項７記載の発明によれば、不良検出結果に応じて、クロック又は被検査信号を遅延回路により遅延できるようにしておくので、回路が正常動作するようにすることができる。
（８）請求項８既済の発明によれば、クロック又は被検査信号の遅延値を測定し、或いは所定量の遅延を作り出すことができる。
【００４８】
このように、本発明によれば、信号値変化を１クロック以内の微小な時間単位での測定を実現することができ、半導体内部や半導体間のパスの遅延量不足や遅延量過多等、遅延に関する設計不良、製造不良、外部から入るノイズといった問題に対し、信号変化を分かりやすく表示して不良箇所を特定したり、不良の有無を自動検出したり、更には回路内部の遅延量を自動補正することができる信号測定回路及び信号表示装置及び信号変化遅延時間測定回路及び画像形成装置を提供することを目的とし、更には高価で高速なテスタ等を用いずに、量産基板上で、安価な手段で実現し、また高価なプロセス技術を用いずに安価なＣＭＯＳプロセスのディジタル技術を用いて実現することができる信号測定回路及び信号表示装置及び信号変化遅延時間測定回路及び画像形成装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例を示すブロック図である。
【図２】遅延回路の一実施の形態例を示すブロック図である。
【図３】遅延回路の出力波形を示す図である。
【図４】本発明の要部の一実施の形態例を示すブロック図である。
【図５】各部の動作波形を示すタイムチャートである。
【符号の説明】
１ 遅延回路
２ 第１の遅延値測定回路
３ 第２の遅延値測定回路
４ 信号値検出回路
５ 記憶回路
６ 表示装置
７ 遅延量出力回路
８ 比較器
９ 微小可変遅延回
１０ 微小可変遅延回路
１１ 調整つまみ
１２ 調整つまみ

Claims (8)

1. 回路中の任意の信号を検査対象とし、基準クロックを入力とし、１クロック以内の微小な時間単位で測定した被検査信号の値を出力として得る信号測定回路であって、
   遅延素子が複数直列に接続され、前記基準クロックを入力して複数段の遅延信号を出力する遅延回路と、
   該遅延回路から得られる前記複数段の遅延信号の遅延値を測定する遅延値測定回路と、
   前記遅延回路の出力を入力として、その信号変化のタイミングで被検査信号の信号値を検出する信号値検出回路と、
   前記信号検出回路の検出結果及び前記遅延値測定回路から得た遅延値から、前記基準クロックに対する前記被検出信号の信号変化の遅延値を演算する演算回路と、
   を有することを特徴とする信号測定回路。
2. 前記遅延値測定回路は、前記遅延素子列の複数の出力（Ｙ１〜Ｙｎ）の後段にそれぞれフリップフロップを接続し、その出力（Ｑ１〜Ｑｎ）のうち、互いに隣り合う出力（Ｑｍ−１，Ｑｍ）の論理が相異なる箇所（ｍ）を１カ所以上検出する回路を設け、全てのフリップフロップのクロックは同一のクロック又は同一の任意の信号を入力し、その値（ｍ）と前記クロックの動作周波数から遅延値を算出できるように構成されていることを特徴とする請求項１記載の信号測定回路。
3. 請求項１又は２記載の信号測定回路から得られる微小な時間単位で測定した被検査信号の値を入力とし、それを記憶する記憶回路と、その内容を表示する表示装置を備えたことを特徴とする信号表示装置。
4. 請求項１又は２記載の信号測定回路から得られる微小な時間単位で測定した被検査信号の値を入力とし、連続する時刻での値が相異なる箇所の検出回路により、被検査信号値変化のクロックに対する遅延値及びその最小値、最大値を得られるようにしたことを特徴とする信号変化遅延時間測定回路。
5. 請求項４記載の信号変化遅延時間測定回路に対して、複数の被検査信号を順次入力することにより、複数の被検査信号のクロックに対する信号変化遅延時間を測定できるようにしたことを特徴とする信号変化遅延時間測定回路。
6. 請求項４記載の信号変化遅延時間測定回路から得られる、被検査信号値変化のクロックに対する最小遅延値、最大遅延値と共に、予め求めておいたクロックに対する信号変化時刻の遅れを示す、最大規定値と最小規定値を基に演算し、不良の有無を検出することを特徴とする信号測定回路。
7. 請求項６記載の信号測定回路から得られる不良検出結果により、クロックに接続された微小可変遅延回路や、被検査信号に接続された微小可変遅延回路により、基準クロックや被検査信号の動作を遅らせて、回路が正常動作できるようにしたことを特徴とする信号変化遅延時間測定回路。
8. 感光体ドラム、レーザ光照射装置、ポリゴンミラーを備えた電子写真方式による画像形成装置において、請求項１乃至請求項７の何れかに記載の機能を有することを特徴とする画像形成装置。

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