JP5124904B2 - 半導体試験方法及び半導体装置 - Google Patents
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Description
クロック信号の立ち上がりエッジに同期して入力信号を出力する試験信号生成回路と、前記試験信号生成回路が出力した信号を遅延させて出力する遅延回路と、前記遅延回路が出力した信号をラッチするラッチ回路と、前記ラッチ回路の出力を基に入力信号の信号遅延時間を測定する測定回路と、を有する遅延測定回路を備える半導体装置の試験方法であって、
ノイズ量が外部から制御可能なノイズを発生するノイズ発生回路と、前記ノイズ発生回路が発生するノイズによって前記遅延回路の信号遅延時間が変化する前記遅延測定回路と、を備える評価用半導体装置で、前記ノイズ回路が発生するノイズ量と前記遅延測定回路で測定された信号遅延時間との関係を求めるステップと、
所定の機能を有する内部回路と、該内部回路が発生するノイズによって前記遅延回路の信号遅延時間が変化する前記遅延測定回路と、を備える試験対象半導体装置であって、前記評価用半導体装置と共通のプロセス条件で形成された試験対象半導体装置を動作させ、前記遅延測定回路によって信号遅延時間を測定するステップと、
前記評価用半導体装置で求めたノイズ量と信号遅延時間との関係と、前記試験対象半導体装置で測定された信号遅延時間と、に基づいて、前記試験対象半導体装置内で発生するノイズ量を推定するステップと、を備え、
前記遅延回路は、カスケード接続されたN個(Nは2以上の整数)の遅延ゲートを有し、
前記試験信号生成回路は、該遅延回路の初段の遅延ゲートに試験信号を入力し、
前記ラッチ回路は、前記N個の遅延ゲートの出力をそれぞれラッチするN個のデータラッチ回路を備えており、
前記信号遅延時間の測定は、前記試験信号生成回路が前記試験信号を入力して所定時間が経過した後に、前記N個の遅延ゲートの出力を前記ラッチ回路にラッチさせ、該ラッチした後のラッチ回路の出力を判定することによって行っており、
初段の遅延ゲートの信号遅延時間と他段の遅延ゲートの信号遅延時間とは異なる、
ことを特徴とする。
また、本発明の半導体装置の試験方法では、前記遅延回路は、カスケード接続されたN個(Nは2以上の整数)の遅延ゲートを有し、前記試験信号生成回路は、該遅延回路の初段の遅延ゲートに試験信号を入力し、前記ラッチ回路は、前記N個の遅延ゲートの出力をそれぞれラッチするN個のデータラッチ回路を備えており、前記信号遅延時間の測定は、前記試験信号生成回路が前記試験信号を入力して所定時間が経過した後に、前記N個の遅延ゲートの出力を前記ラッチ回路にラッチさせ、該ラッチした後のラッチ回路の出力を判定することによって行っており、初段の遅延ゲートの信号遅延時間と他段の遅延ゲートの信号遅延時間とは異なる構成を採用する。この場合、遅延ゲートの遅延時間が、受けるノイズ量によって遅延時間が変化することで、所定時間後にN個のデータラッチ回路を一斉にラッチさせると、試験信号を正しく取り込めるラッチ回路の数が変化する。よって、試験信号を正しく取り込めたラッチ回路の数をカウントすることにより、信号遅延時間を測定できる。
11、21:遅延測定回路
12:ノイズ発生回路
13、34:データ転送元FF
14、31、32、33:遅延回路
15:遅延測定用FF
16、40:デコーダ
20:試験対象のLSI
30:クロック信号検査回路
35〜37:判定用FF
38:パルス切出し回路
39:クロック生成回路
Claims (4)
- クロック信号の立ち上がりエッジに同期して入力信号を出力する試験信号生成回路と、前記試験信号生成回路が出力した信号を遅延させて出力する遅延回路と、前記遅延回路が出力した信号をラッチするラッチ回路と、前記ラッチ回路の出力を基に入力信号の信号遅延時間を測定する測定回路と、を有する遅延測定回路を備える半導体装置の試験方法であって、
ノイズ量が外部から制御可能なノイズを発生するノイズ発生回路と、前記ノイズ発生回路が発生するノイズによって前記遅延回路の信号遅延時間が変化する前記遅延測定回路と、を備える評価用半導体装置で、前記ノイズ回路が発生するノイズ量と前記遅延測定回路で測定された信号遅延時間との関係を求めるステップと、
所定の機能を有する内部回路と、該内部回路が発生するノイズによって前記遅延回路の信号遅延時間が変化する前記遅延測定回路と、を備える試験対象半導体装置であって、前記評価用半導体装置と共通のプロセス条件で形成された試験対象半導体装置を動作させ、前記遅延測定回路によって信号遅延時間を測定するステップと、
前記評価用半導体装置で求めたノイズ量と信号遅延時間との関係と、前記試験対象半導体装置で測定された信号遅延時間と、に基づいて、前記試験対象半導体装置内で発生するノイズ量を推定するステップと、を備え、
前記遅延回路は、カスケード接続されたN個(Nは2以上の整数)の遅延ゲートを有し、
前記試験信号生成回路は、該遅延回路の初段の遅延ゲートに試験信号を入力し、
前記ラッチ回路は、前記N個の遅延ゲートの出力をそれぞれラッチするN個のデータラッチ回路を備えており、
前記信号遅延時間の測定は、前記試験信号生成回路が前記試験信号を入力して所定時間が経過した後に、前記N個の遅延ゲートの出力を前記ラッチ回路にラッチさせ、該ラッチした後のラッチ回路の出力を判定することによって行っており、
初段の遅延ゲートの信号遅延時間と他段の遅延ゲートの信号遅延時間とは異なる、
ことを特徴とする半導体装置の試験方法。 - 前記評価用半導体装置の動作電圧が、前記試験対象半導体装置の動作電圧と同じ電圧に設定されている、請求項1に記載の半導体装置の試験方法。
- 請求項1又は2に記載の半導体装置の試験方法で用いる評価用半導体装置であって、前記ノイズ発生回路と、複数の前記遅延測定回路とを備えることを特徴とする半導体装置。
- 請求項1又は2に記載の半導体装置の試験方法で試験される半導体装置であって、前記内部回路と複数の前記遅延測定回路とを備えることを特徴とする半導体装置。
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