JP2006250863A - 半導体試験方法及び半導体装置 - Google Patents

Abstract

【課題】 内部のノイズを直接観察しなくてもノイズ量を測定できる半導体装置の試験方法を提供する。
【解決手段】 ノイズ発生回路１２は、ノイズ量が外部から制御可能なノイズを発生する。遅延測定回路１２は、ノイズによって信号遅延時間が変化する遅延回路を含んでおり、その遅延回路の遅延時間を測定する。半導体装置の試験にあたって、遅延測定回路１１とノイズ発生回路１２とを有する評価用ＬＳＩ１０を用いて、ノイズ量と遅延時間の関係とを求めておく。試験対象の半導体装置において信号遅延時間を測定し、その信号遅延時間と、評価用ＬＳＩ１０を用いて求めたノイズ量と遅延時間の関係とから、試験対象の半導体装置内のノイズ量を推定する。
【選択図】 図１

Description

本発明は、半導体試験方法及び半導体試験装置に関し、更に詳しくは、半導体装置内で発生するノイズの量を測定し、又は、クロック信号の周期が所定の範囲内となっているか否かを検査する半導体試験方法、及び、そのような半導体試験方法でノイズ発生量又はクロック信号の検査が行われる半導体装置に関する。

近年ＬＳＩの高速化、高集積化が進んでいる。これに伴い、ＬＳＩ内部ノイズによる誤動作が問題となっており、ＬＳＩ内部ノイズの及ぼす影響を評価することが重要になっている。従来、ＬＳＩ内部ノイズは、ＬＳＩ内部の電源／グランド配線をＬＳＩパッドから観測用パッケージピンにまで引き出し、その観測用ピンにプローブをあてオシロスコープ等を用いて観測することで評価していた。つまり、ＬＳＩ内部のノイズを直に測定することにより行っていた。クロック生成回路の発振状態を検査する場合についても、同様に、観測用ピンを設けて、クロック信号をオシロスコープ等で観察していた。

ここで、半導体試験装置に関する技術としては、特許文献１に記載された技術がある。図８は、特許文献１に記載されたクロック周期監視回路の構成を示している。このクロック周期監視回路は、入力されるクロック信号が、判定基準の周期よりも短くなったことを検出する。固定遅延回路５２の遅延量は、クロック信号がＨレベルとなる期間に設定される。可変遅延回路５４の遅延量は、（判定基準の周期−固定遅延回路５２の遅延量×２）に設定される。例えば、クロック信号のＨレベル期間が４ｎｓであり、クロック信号の周期が２４ｎｓ以下となったことを検出したい場合には、固定遅延回路５２の遅延量は４ｎｓに設定され、可変遅延回路５４の遅延量は（２４ｎｓ−４ｎｓ×２）＝１６ｎｓに設定される。

フリップフロップ５１は、クロック信号のパルスに同期して、出力信号５１ＡをＨレベルとする。固定遅延回路５２は、フリップフロップ５１の出力信号５１Ａを遅延し、ゲート回路５３を介して信号５３Ａを出力する。ＡＮＤ回路５６は、クロック信号と固定遅延回路５２の出力信号５３Ａとの論理積を出力する。可変遅延回路５４は、固定遅延回路５２が出力する信号５３Ａを更に遅延し、信号５４Ａを出力する。フリップフロップ５１のクロック端子には、可変遅延回路５４の出力信号５４Ａが入力され、その信号５４ＡがＨレベルとなると、Ｌレベルを出力する。このＬレベルとなったフリップフロップ５１の出力信号５１Ａは、固定遅延回路５２により遅延されて、ゲート回路５３を介してＡＮＤ回路５６の入力端子の一方に入力される。

クロック信号の連続する２つのパルスを入力する場合について考える。１つ目のパルスが入力されると、フリップフロップ５１の出力信号５１ＡがＨレベルとなる。この出力信号５１Ａは、固定遅延回路５２で、クロック信号のＨレベル期間だけ遅延されるため、ＡＮＤ回路６の入力の双方が、Ｈレベルとなることはない。フリップフロップ５１は、クロック信号の１つ目のパルスの入力時点から、（固定遅延回路５２の遅延量＋可変遅延回路５４の遅延量＝判定基準の周期−固定遅延回路５２の遅延量）後にＬレベルの出力信号５１Ａを出力する。この出力信号５１Ａは、固定遅延回路５２によって遅延されて、ＡＮＤ回路５６の一方の入力端子に入力される。このような動作により、ＡＮＤ回路５６の一方の入力端子に入力される信号５３Ａは、クロック信号のパルス入力時点から判断基準の周期に相当する時間の経過後にＬレベルとなる。

クロック信号の周期が判定基準の周期よりも長いときには、クロック信号の２つの目のパルスの入力時点では、固定遅延回路５２の出力信号５３ＡはＬレベルとなっており、ＡＮＤ回路５６の双方の入力がＨレベルとなることはない。一方、クロック信号の周期が判定基準周期よりも短いときには、信号５３ＡがＬレベルとなる前に、クロック信号の２つ目のパルスが入力されるため、ＡＮＤ回路５６は、Ｈレベルを出力する。クロック周期監視回路５０は、このような動作により、クロック信号が、テストの所定モードにおける最高動作周波数に対応する周期を超えると、クロック異常検出信号を出力する。特許文献１では、クロック周期監視回路を用いることで、被試験半導体（ＤＵＴ：Device Under TEST）に入力するクロック信号が、所定の値を超える状態で試験が行われる事態を防止できるとしている。
特開２０００−９７９９６号公報

内部配線を外部端子にまで引き出し、外部端子にプローブをあてて半導体装置内部のノイズを測定する従来の試験方法では、ＬＳＩの高速化に伴い、ＬＳＩパッケージノイズや測定計器精度等の様々な要因で、半導体装置内部のノイズを正確に測定することは困難である。また、観測ピンを設けて、クロック生成回路の発振状態を検査する場合についても、同様に、高速化に伴って、正確な測定が困難である。クロック信号を検査する際に、観測用ピンを設けずに、半導体装置に基準クロックやサンプリングクロックを入力する方法も考えられるが、その場合には、それらクロックを生成する回路や、それらクロックを半導体装置に入力するための外部接続ピンが必要になるという問題がある。

特許文献１では、半導体装置に外部から入力するクロック信号をクロック周期監視回路５０で監視し、クロック信号が所定の周期よりも短い場合に、クロック信号の異常を検出している。しかし、特許文献１では、クロック周期監視回路５０は、半導体試験装置の誤作動を防止するために用いられるため、クロック信号の周期が所定の周期よりも短くなった状態を検出するのみであり、クロック信号の周期が長くなった場合には、クロック信号の異常を検出することができない。

本発明は、上記従来技術の問題点を解消し、半導体装置が高速化した場合でも、正確にノイズ量を測定することができる半導体試験方法及び半導体装置を提供することを目的とする。また、本発明は、クロック信号を外部接続ピンから引き出す必要がなく、かつ、基準クロックやサンプリングクロック等を必要とせずに、クロック生成回路が生成するクロック信号の発振状態の検査が可能な半導体試験方法及び半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の第１の視点の半導体装置の試験方法は、ノイズ量が外部から制御可能なノイズを発生するノイズ発生回路と、前記ノイズ発生回路が発生するノイズによって信号遅延時間が変化する遅延回路を含み該遅延回路の遅延時間を測定する第１遅延測定回路とを備える評価用半導体装置で、前記ノイズ回路が発生するノイズ量と前記第１遅延測定回路で測定された信号遅延時間との関係を求めるステップと、所定の機能を有する内部回路と、該内部回路が発生するノイズによって信号遅延時間が変化する遅延回路を含み該遅延回路の信号遅延時間を測定する第２遅延測定回路とを備える試験対象半導体装置であって、前記評価用半導体装置と共通のプロセス条件で形成された試験対象半導体装置を動作させ、前記第２遅延測定回路によって信号遅延時間を測定するステップと、前記評価用半導体装置で求めたノイズ量と信号遅延時間との関係と、前記試験対象半導体装置で測定された信号遅延時間とに基づいて、前記試験対象半導体装置内で発生するノイズ量を推定することを特徴とする。

本発明の第１の視点の半導体装置の試験方法では、評価用半導体装置により、ノイズ量と遅延時間との関係を求めておき、その関係と、試験対象の半導体装置内で測定された遅延時間とに基づいて、試験対象の半導体装置内で発生するノイズ量を評価する。このように、本発明の第１の半導体装置の試験方法では、試験対象の半導体装置が発生するノイズを外部から直接観察していないため、試験対象の半導体装置の動作速度が高速化した場合でも、内部のノイズ量を正しく評価できる。

本発明の第１の視点の半導体装置の試験方法では、前記評価用半導体装置の動作電圧が、前記試験対象半導体装置の動作電圧と同じ電圧に設定されていることが好ましい。この場合、評価用半導体装置におけるノイズ量と遅延時間の関係と、試験対象の半導体装置におけるノイズ量と遅延時間の関係とを、近づけることができる。

本発明の第１の視点の半導体装置の試験方法では、前記第１及び第２遅延測定回路のそれぞれは、カスケード接続されたＮ個（Ｎは２以上の整数）の遅延ゲートを有する遅延回路と、該遅延回路の初段の遅延ゲートに試験信号を入力する試験信号生成回路と、前記Ｎ個の遅延ゲートの出力をそれぞれラッチするＮ個のデータラッチ回路とを備えており、前記信号遅延時間の測定は、前記試験信号生成回路が前記試験信号を入力して所定時間が経過した後に、前記Ｎ個の遅延ゲートの出力を前記ラッチ回路にラッチさせ、該ラッチした後のラッチ回路の出力を判定することによって行う構成を採用できる。この場合、遅延ゲートの遅延時間が、受けるノイズ量によって遅延時間が変化することで、所定時間後にＮ個のデータラッチ回路を一斉にラッチさせると、試験信号を正しく取り込めるラッチ回路の数が変化する。よって、試験信号を正しく取り込めたラッチ回路の数をカウントすることにより、信号遅延時間を測定できる。

本発明の半導体装置は、上記本発明の第１の視点の半導体装置の試験方法で用いる評価用半導体装置であって、前記ノイズ発生回路と、複数の前記第１遅延測定回路とを備えることを特徴とする。

本発明の半導体装置は、上記本発明の第１の視点の半導体装置の試験方法で試験される半導体装置であって、前記内部回路と複数の前記第２遅延測定回路とを備えることを特徴とする。

本発明の第２の視点の半導体装置の試験方法は、クロック信号の発振周期を検査する半導体装置の試験方法であって、テスト信号を前記クロック信号の第１のクロックパルスに応答して出力し、該出力に、クロック信号に許容される最短周期及び最長周期に相当する遅延をそれぞれ与えて第１及び第２のラッチ回路のデータ端子に入力し、前記第１のクロックパルスに後続する第２のクロックパルスを前記第１及び第２のラッチ回路に与えて、前記データ端子のデータをラッチさせ、前記第１及び第２のラッチ回路の出力に基づいて前記クロック信号の発振周期の良否を判定することを特徴とする。

本発明の半導体装置は、クロック信号の発振周期を検査する検査回路でを備える半導体装置であって、クロック信号の第１のクロックパルスに応答してテスト信号を出力するテスト信号生成部と、前記テスト信号を、クロック信号に許容される最短周期に相当する時間だけ遅延させる第１の遅延回路と、前記第１の遅延回路の出力をクロック信号に許容される最長周期と最短周期との差に相当する時間だけ遅延させる第２の遅延回路と、前記第１の遅延回路の出力を、前記第１のクロックパルスに後続する第２のクロックパルスでラッチする第１のラッチ回路と、前記第２の遅延回路の出力を、前記第２のクロックパルスでラッチする第２のラッチ回路と、前記第１及び第２のラッチ回路の出力に基づいて、前記クロック信号の発振周期の良否を判定する判定回路とを有する検査回路を備えることを特徴とする。

本発明の第２の視点の半導体装置の試験方法及び半導体装置では、クロック信号の１パルス目でテスト信号を出力させ、その次の２パルス目で、第１のラッチ回路及び第２のラッチ回路をラッチさせる。クロック信号の周期が許容される周期の範囲内にあるときには、第１のラッチ回路は、テスト信号を正しく取り込むことができ、かつ、第２のラッチ回路は、テスト信号を正しく取り込むことができない。これに対し、クロック信号の周期が許容される最短周期よりも短いときには、第１のラッチ回路は、テスト信号を正しく取り込むことができず、クロック信号の周期が許容される最長周期よりも長いときには、第２のラッチ回路は、テスト信号を正しく取り込むこととなる。本発明の第２の視点の半導体装置の試験方法及び半導体装置では、このように、半導体装置内部のクロック信号を外部から直接に観察せずに、第１及び第２のラッチ回路の出力を調べることにより、クロック信号の発振周期の良否を判定することで、半導体装置の動作が高速化した場合でも、クロック信号の良否を正しく判定することができる。

本発明の第１の視点の半導体装置の試験方法及び半導体装置では、試験対象の半導体装置の内部のノイズ発生状況を外部から直接に観察することなく、ノイズ量を測定することができ、半導体装置の動作が高速化した場合でも、ノイズ量を正しく測定できる。また、本発明の第２の視点の半導体装置の試験方法及び半導体装置では、試験対象の半導体装置の内部のクロック信号を外部から直接に観察することなく、クロック信号の良否を測定することができ、半導体装置の動作が高速化した場合でも、クロック信号の良否を正しく判定できる。

以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態の半導体装置の試験方法で使用する評価用ＬＳＩの構成を示している。評価用ＬＳＩ１０は、遅延測定回路１１と、ノイズ発生回路１２とを有する。本実施形態では、このような構成を有する評価用ＬＳＩ１０を用いて、ノイズ発生量と遅延時間との関係を求めておき、試験対象の半導体装置において、信号遅延時間を測定することにより、試験対象の半導体装置におけるノイズ発生量を推定する。

評価用ＬＳＩ１０は、試験対象とする半導体装置と同じプロセスで作成され、同じ動作電圧で動作する。ノイズ発生回路１２は、外部からノイズ発生量を制御可能なノイズ発生源として構成される。ノイズ発生回路１２には、例えばカスケード接続され、その接続段数が可変に構成された複数のフリップフロップを用いることができる。遅延測定回路１１は、評価用ＬＳＩ１０内部に配置され、信号遅延時間を測定する。遅延測定回路１１は、ノイズ発生回路１２と同一基板上に形成されており、ノイズ発生回路１２が発生するノイズの量により変化する信号伝播時間を測定する回路として構成される。

図２は、遅延測定回路１１の構成を示している。遅延測定回路１１は、データ転送元のフリップフロップ（ＦＦ０）１３と、カスケード接続されたＮ＋１個（Ｎは、２以上の整数）の遅延回路１４と、Ｎ＋１個のフリップフロップ（遅延測定用ＦＦ）１５と、デコーダ１６とを有する。各遅延回路１４は、入力信号を、所定時間だけ遅延して出力する。各遅延回路１４の遅延時間は、クロック信号の周期をＴ［ｓ］として、Ｔ／Ｎ［ｓ］に設定される。各遅延回路１４には、例えばカスケード接続された２つのインバータ素子が使用される。

データ転送元ＦＦ０（１３）は、クロック信号の立ち上がりエッジに同期して、データ端子に入力された信号（データ）を、遅延回路１４に出力する。各遅延測定用ＦＦ１５のデータ端子は、各遅延回路１４の出力に接続される。例えば、２段目の遅延測定用ＦＦ［２］（１５）のデータ端子は、２段目の遅延回路１４の出力に接続される。これにより、各遅延測定用ＦＦ１５のデータ入力端子には、データ転送元ＦＦ０（１３）の出力が、（遅延回路１４の段数×遅延回路１４の遅延時間）分だけ遅延されて入力される。各遅延測定用ＦＦ１５は、クロック信号の立ち上がりエッジに同期して、データ端子に入力された信号を取り込み、これを出力する。デコーダ１６は、各遅延測定用ＦＦ１５の出力を入力して、データ転送元ＦＦ０（１３）が出力するデータを取り込むことができた遅延測定用ＦＦ１５に個数をカウントする。

図３は、遅延測定回路の各部の動作タイミングをタイミングチャートで示している。データ転送元ＦＦ０（１３）は、クロック信号の立ち上がりエッジに同期して、例えば出力をＨレベルに変化させる。ノイズの影響を考慮しない場合には、図３に示すように、例えばＮ段目の遅延測定用ＦＦ［Ｎ］（１５）のデータ端子は、クロック信号の立ち上がりタイミングからＮ×（１Ｔ／Ｎ）＝１Ｔ［ｓ］だけ遅れたタイミングでＨレベルに変化し、Ｎ＋１段目の遅延測定用ＦＦ［Ｎ＋１］（１５）のデータ端子は、（Ｎ＋１）×（１Ｔ／Ｎ）［ｓ］だけ遅れたタイミングでＨレベルに変化する。

図３では、クロック信号の１周期の間に、データ転送元ＦＦ０（１３）の出力が、Ｎ段目の遅延測定用ＦＦ［Ｎ］（１５）まで転送される。従って、各遅延測定用ＦＦ１５が、クロック信号の次の立ち上がりタイミングでデータ取り込みを行うと、Ｎ段目までの遅延測定用ＦＦ１５は、出力をＨレベルに変化させる。しかし、クロック信号の次の立ち上がりタイミングでは、Ｎ＋１段目の遅延測定用ＦＦ１５のデータ端子には、まだデータ転送元ＦＦ０（１３）の出力が転送されておらず、Ｎ＋１段目の遅延測定用ＦＦ［Ｎ＋１］（１５）は、出力を変化させない。

一方、ノイズの影響がある場合には、遅延回路１４の遅延時間がその設計値１Ｔ／Ｎよりも長くなる。各遅延回路１４の遅延時間が増加すると、その増加分が累積されることにより、段数が進むほど、データ転送元ＦＦ０（１３）の出力が遅延測定用ＦＦ１５に到達する時刻が設計値（段数×（１Ｔ／Ｎ））よりも遅れる。この状態を図４に示す。同図では、遅延時間の増加により、クロック信号の１周期の間に、Ｎ−２段目の遅延測定用ＦＦ［Ｎ−２］（１５）までしか、データ転送元ＦＦ０（１３）の出力が転送されていない。この状態で、クロック信号の立ち上がりタイミングで各遅延測定用ＦＦ１５がデータを取り込むと、Ｎ−２段目までの遅延測定用ＦＦ１５は、出力をＨレベルに変化させ、Ｎ−１段目以降の遅延測定用ＦＦ１５は、出力を変化させない。

上記のように、遅延時間の変化に応じて、クロック信号の１周期の間に、データ転送元ＦＦ０（１３）の出力が転送される遅延測定用ＦＦ１５の段数が変化する。このため、デコーダ１６で、データ転送元ＦＦ０（１３）の出力を正しく取り込めた遅延測定用ＦＦ１５の個数をカウントすることにより、遅延時間を判断（測定）することができる。

ここで、ノイズ量と遅延時間との関係については、ノイズ量と遅延時間とはほぼ比例する関係にあることが知られている。また、２つのＬＳＩがあって、それらの作成プロセス及び動作電圧が同じであれば、回路面積や内部回路構成等が異なっていたとしても、ノイズと遅延時間の比例関係は、同じ程度であると考えられる。本実施形態では、評価用ＬＳＩ１０において、ノイズ発生回路１２のノイズ発生量を変化させ、各ノイズ発生量における遅延時間を遅延測定回路１１で測定し、その結果から、ノイズ量と遅延時間の比例係数を求め、これをＬＳＩの試験に利用する。例えば、図１に示すように、評価用ＬＳＩ１０が４つの遅延測定回路１１を有する場合には、そのそれぞれを用いて比例係数を求め、そのうちで最大のものを用いてＬＳＩの試験を行うことができる。或いは、４つの遅延回路１１により求めた比例係数を平均して、これをＬＳＩの試験に用いることができる。

図５は、試験対象の半導体装置（ＬＳＩ）の構成を示している。このＬＳＩ２０は、評価用ＬＳＩ１０内の遅延測定回路１１（図２）と同様な構成を有する遅延測定回路２１を１以上有する。ＬＳＩ２０の試験では、図示しない内部回路を動作状態とし、遅延測定回路２１により、データ転送元ＦＦ０（１３）のデータを取り込めた遅延測定用ＦＦ１５の数をカウントして、遅延時間を測定する。この遅延測定回路２１が測定した遅延時間は、ＬＳＩ２０内で発生するノイズ量に応じた遅延時間となる。その後、ＬＳＩ２０内の遅延測定回路２１が測定した遅延時間に、評価用ＬＳＩ１０を用いて決定された比例係数を掛けて、ＬＳＩ２０内のノイズ量を推定する。

本実施形態では、上記のように、遅延測定回路２１の各遅延測定用ＦＦ１５の出力を調べることによりノイズ量を測定（推定）するため、内部配線を外部接続ピンにまで引き出して、そのピンにプローブ等をあてて、内部の動作状態を直接監視しなくても、ＬＳＩ２０内のノイズ量を判断することができる。このため、ノイズを観測するためのピンが不要であり、ピン数を削減して半導体装置を安価にできる。また、観測ピンを用いないため、ＬＳＩパッケージノイズや測定計器精度等の影響を受けずに、半導体装置内部のノイズ量を測定することができ、半導体装置の動作速度が高速化した場合でも、ノイズ量を精度よく測定することができる。

図６は、本発明の第２実施形態の半導体装置の試験方法で使用されるクロック信号検査回路の構成を示している。クロック信号検査回路３０は、３つの遅延回路３１〜３３と、データ転送元のフリップフロップ（ＦＦ）３４と、３つの判定用ＦＦ（ＦＦ−Ａ、ＦＦ−Ｂ、ＦＦ−Ｃ）３５〜３７と、パルス切出し回路３８と、デコーダ４０とを有する。クロック信号検査回路３０は、半導体装置内の各部に供給するクロック信号を生成するクロック生成回路３９を有する半導体装置の内部に配置され、半導体装置の試験時に、クロック生成回路３９が生成するクロック信号の周期が正常周期の範囲内に収まっているか否かを検査する際に使用される。

パルス切出し回路３８は、クロック生成回路３９が生成するクロック信号から、クロック信号の連続する２つのパルスを切り出す。データ転送元ＦＦ３４は、パルス切出し回路３８が切出した１つ目のパルスの立ち上がりエッジに同期してデータを取り込みこれを出力する。第１の判定用ＦＦ−Ａ（３５）のデータ入力端子は、第１の遅延回路３１を介して、データ転送元ＦＦ３４の出力に接続される。第２の判定用ＦＦ−Ｂ（３６）のデータ入力端子は、第１及び第２の遅延回路３１、３２を介して、データ転送元ＦＦ３４の出力に接続される。第３の判定用ＦＦ−Ｃ（３７）のデータ入力端子は、第１〜第３の遅延回路３１〜３３を介して、データ転送元ＦＦ３４の出力に接続される。

デコーダ４０は、各判定用ＦＦ３５〜３７の出力を入力し、各判定用ＦＦがデータ転送元ＦＦ３４の出力データを取り込めた否かを判断する。各遅延回路３１〜３３の遅延時間は、クロック信号の正常周波数（正常周期）及びその許容誤差（許容時間）に基づいて設定される。より詳細には、第１の遅延回路３１の遅延時間は、クロック信号の周期が正常範囲で最も短くなる周期（１Ｔ−許容時間）に合わせて設定される。第２の遅延回路３２の遅延時間は、［クロック信号の周期の設計値（１Ｔ）−第１の遅延回路３１の遅延時間］＝許容時間に設定される。第３の遅延回路３３の遅延時間は、［クロック信号の周期が正常範囲内で最も長くなるときの周期に基づいて、（１Ｔ＋許容時間）−（第１の遅延回路３１の遅延時間＋第２の遅延回路３２の遅延時間）］＝許容時間に設定される。

例えば、クロック信号の１周期が１０ｎｓであり、クロック信号の許容誤差がその±１０％（±１ｎｓ）であれば、第１の遅延回路３１の遅延時間は、１０ｎｓ−１ｎｓ＝９ｎｓに設定され、第２及び第３の遅延回路３２、３３の遅延時間は、それぞれ１ｎｓに設定される。この場合、第１の判定用ＦＦ−Ａ３５のデータ入力端子には、データ転送元ＦＦ３４の出力が、９ｎｓだけ遅延されて入力される。また、第２の判定用ＦＦ−Ｂ３６のデータ入力端子には、データ転送元ＦＦ３４の出力が、９ｎｓ＋１ｎｓ＝１０ｎｓだけ遅延されて入力され、第３の判定用ＦＦ−Ｃ３７のデータ入力端子には、データ転送元ＦＦ３４の出力が、９ｎｓ＋１ｎｓ＋１ｎｓ＝１１ｎｓだけ遅延されて入力される。

図７は、クロック信号検査回路３０の各部の動作タイミングをタイミングチャートで示している。パルス切出し回路３８は、テストスタート信号を受けると、クロック生成回路３９が出力するクロック信号から、周波数を変えずに連続する２つのパルスを切り出して、これを、データ転送元ＦＦ３４及び各判定用ＦＦ３５〜３７に供給する。データ転送元ＦＦ３４は、供給された１つ目のパルスの立ち上がりエッジに同期してデータを取り込み、出力をＨレベルに変化させる。

第１の判定用ＦＦ−Ａ３５のデータ入力端子に入力される信号は、データ転送元ＦＦ３４の出力が変化してから第１の遅延回路３１の遅延時間後に、つまり、（１Ｔ−許容時間）後に、Ｈレベルに変化する。第２の判定用ＦＦ−Ｂ３６のデータ入力端子に入力される信号は、その時点よりも第２の遅延回路３２の遅延時間後、つまり、データ転送元ＦＦ３４の出力が変化してからクロック信号の正常周期後に、Ｈレベルに変化する。また、第３の判定用ＦＦ−Ｃ３７のデータ入力端子に入力される信号は、更に第３の遅延回路３３の遅延時間後に、つまり、（１Ｔ＋許容時間）後に、Ｈレベルに変化する。

クロック生成回路３９が生成するクロック信号の周期が、所定の変動範囲内のとき、パルス切出し回路３８が切り出した２つ目のパルスの立ち上がりエッジのタイミングで、判定用ＦＦ３５〜３７がデータ取り込みを行うと、図７に示すように、第１の判定用ＦＦ−Ａ３５、及び、第２の判定用ＦＦ−Ｂ３６の出力は、Ｈレベルに変化し、第３の判定用ＦＦ−Ｃ３７の出力は変化しない。クロック信号検査回路３０は、２つ目のパルスにより、第１の判定用ＦＦ−Ａ３５がデータ転送元ＦＦ３４が出力するデータを正しく取り込め、かつ、第３の判定用ＦＦ−Ｃ３７がデータ転送元ＦＦ３４が出力するデータを取り込めなかったときには、クロック信号が正常であると判断する。

ここで、ジッタ等により、クロック信号の周期が所定の周期（１Ｔ）よりも長くなった場合について考える。この場合、判定用ＦＦ３５〜３７のデータ取り込みタイミングは、クロック信号の周期が所定の周期であるときと比べて遅くなる。上記したように、第３の判定用ＦＦ−Ｃ３７のデータ入力端子には、クロック信号の１つ目のパルスの立ち上がりエッジから（１Ｔ＋許容時間）後にデータ転送元ＦＦ３４の出力が到達するため、クロック信号の周期が、１Ｔ＋許容時間よりも長くなると、判定用ＦＦ３５〜３７は、何れもデータ転送元ＦＦ３４のデータを正しく取り込むことになる。このように、第３の判定用ＦＦ−Ｃ３７が、データ転送元ＦＦ３４のデータを正しく取り込んだときには、クロック信号検査回路３０は、クロック信号の周期が、正常範囲を超えて長くなったと判断して、クロック信号が異常であると判断する。

一方、クロック信号の周期が所定の周期（１Ｔ）よりも短くなった場合には、判定用ＦＦ３５〜３７のデータ取り込みタイミングは、クロック信号の周期が所定の周期であるときと比べて速くなる。この場合、クロック信号の周期が、１Ｔ−許容時間よりも短くなると、第１の判定用ＦＦ−Ａ３５のデータ入力端子にデータ転送元ＦＦ３４の出力が到達する前に、各判定用ＦＦ３５〜３７のデータ取り込みが行われることになり、判定用ＦＦ３５〜３７は、何れもデータ転送元ＦＦ３４のデータを正しく取り込むことができない。このように、第１の判定用ＦＦ−Ａ３５が、データ転送元ＦＦ３４のデータを正しく取り込むことができないときには、クロック信号検査回路３０は、クロック信号の周期が正常範囲を超えて短くなったと判断して、クロック信号が異常であると判断する。

本実施形態では、半導体装置内部で判定用ＦＦ３５〜３７の出力を調査することにより、クロック信号の発振周期の検査を行うため、クロック信号の検査に当たって、クロック信号を外部接続ピンにまで引き出す必要がない。このため、半導体装置の外部接続ピンの数を削減できると共に、パッケージノイズ等の影響を受けずに、クロック信号を検査できる。また、クロック信号の検査に当たって、リファレンスクロックやサンプリングクロックを使用する必要がなく、それらクロックを生成する回路が不要になり、それらクロックを半導体装置に入力するための端子を削減することができる。

なお、第１実施形態では、各遅延回路１４（図２）の遅延時間をそれぞれ１Ｔ／Ｎとしたが、各遅延回路１４の遅延時間は、必ずしも同じ値でなくてもよい。例えば、初段の遅延回路１４の遅延時間を１Ｔ／２とし、２段目以降の遅延回路の遅延時間を１Ｔ／Ｎとしてもよい。この場合、ノイズの影響で初段の遅延回路１４の遅延時間は１Ｔ／２よりも延びるが、クロック信号の１周期の間に、データ転送元ＦＦ０（１３）の出力データが２段目以降の遅延測定用ＦＦまで転送される場合には、データ転送元ＦＦ０の出力を正しく取り込めた遅延測定用ＦＦの数をカウントすることにより、遅延時間を測定できる。

また、第１実施形態では、クロック信号の１周期の間に、データ転送元ＦＦ０（１３）の出力が転送される遅延測定用ＦＦ１５の段数を調べることにより、遅延時間を測定したが、これには限定されない。例えば、ノイズの影響がないときには、Ｎ段目の遅延測定用ＦＦ１５［Ｎ］にデータ転送元ＦＦ０（１３）の出力データがその出力から所定時間経過後に到達するようにし、データ転送元ＦＦ０（１３）がデータを出力してから所定時間経過時に、各遅延測定用ＦＦ１５が入力データをラッチするように構成してもよい。第２実施形態では、データ転送元ＦＦ３４が判定用ＦＦ３５〜３７に転送されるデータを出力する例について示したが、これに代えて、クロック信号の１パルス目を、判定用ＦＦ３５〜３７に転送する構成を採用することもできる。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体試験方法及び半導体装置は、上記実施形態例にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の第１実施形態の半導体装置の試験方法で使用する評価用ＬＳＩの構成を示すブロック図。 遅延測定回路１１の構成を示すブロック図。 遅延測定回路の各部の動作タイミングを示すタイミングチャート。 ノイズの影響により遅延時間が増加した状態における遅延測定回路の各部の動作タイミングを示すタイミングチャート。 試験対象の半導体装置（ＬＳＩ）の構成を示すブロック図。 本発明の第２実施形態の半導体装置の試験方法で使用されるクロック信号検査回路の構成を示すブロック図。 クロック信号検査回路３０の各部の動作タイミングを示すタイミングチャート。 特許文献１に記載されたクロック周期監視回路の構成を示すブロック図。

符号の説明

１０：評価用ＬＳＩ
１１、２１：遅延測定回路
１２：ノイズ発生回路
１３、３４：データ転送元ＦＦ
１４、３１、３２、３３：遅延回路
１５：遅延測定用ＦＦ
１６、４０：デコーダ
２０：試験対象のＬＳＩ
３０：クロック信号検査回路
３５〜３７：判定用ＦＦ
３８：パルス切出し回路
３９：クロック生成回路

Claims (7)

1. ノイズ量が外部から制御可能なノイズを発生するノイズ発生回路と、前記ノイズ発生回路が発生するノイズによって信号遅延時間が変化する遅延回路を含み該遅延回路の遅延時間を測定する第１遅延測定回路とを備える評価用半導体装置で、前記ノイズ回路が発生するノイズ量と前記第１遅延測定回路で測定された信号遅延時間との関係を求めるステップと、
   所定の機能を有する内部回路と、該内部回路が発生するノイズによって信号遅延時間が変化する遅延回路を含み該遅延回路の信号遅延時間を測定する第２遅延測定回路とを備える試験対象半導体装置であって、前記評価用半導体装置と共通のプロセス条件で形成された試験対象半導体装置を動作させ、前記第２遅延測定回路によって信号遅延時間を測定するステップと、
   前記評価用半導体装置で求めたノイズ量と信号遅延時間との関係と、前記試験対象半導体装置で測定された信号遅延時間とに基づいて、前記試験対象半導体装置内で発生するノイズ量を推定することを特徴とする半導体装置の試験方法。
2. 前記評価用半導体装置の動作電圧が、前記試験対象半導体装置の動作電圧と同じ電圧に設定されている、請求項１に記載の半導体装置の試験方法。
3. 前記第１及び第２遅延測定回路のそれぞれは、カスケード接続されたＮ個（Ｎは２以上の整数）の遅延ゲートを有する遅延回路と、該遅延回路の初段の遅延ゲートに試験信号を入力する試験信号生成回路と、前記Ｎ個の遅延ゲートの出力をそれぞれラッチするＮ個のデータラッチ回路とを備えており、前記信号遅延時間の測定は、前記試験信号生成回路が前記試験信号を入力して所定時間が経過した後に、前記Ｎ個の遅延ゲートの出力を前記ラッチ回路にラッチさせ、該ラッチした後のラッチ回路の出力を判定することによって行う、請求項１又は２に記載の半導体装置の試験方法。
4. 請求項１〜３の何れか一に記載の半導体装置の試験方法で用いる評価用半導体装置であって、前記ノイズ発生回路と、複数の前記第１遅延測定回路とを備えることを特徴とする半導体装置。
5. 請求項１〜３の何れか一に記載の半導体装置の試験方法で試験される半導体装置であって、前記内部回路と複数の前記第２遅延測定回路とを備えることを特徴とする半導体装置。
6. クロック信号の発振周期を検査する半導体装置の試験方法であって、
   テスト信号を前記クロック信号の第１のクロックパルスに応答して出力し、該出力に、クロック信号に許容される最短周期及び最長周期に相当する遅延をそれぞれ与えて第１及び第２のラッチ回路のデータ端子に入力し、
   前記第１のクロックパルスに後続する第２のクロックパルスを前記第１及び第２のラッチ回路に与えて、前記データ端子のデータをラッチさせ、
   前記第１及び第２のラッチ回路の出力に基づいて前記クロック信号の発振周期の良否を判定することを特徴とする半導体装置の試験方法。
7. クロック信号の発振周期を検査する検査回路でを備える半導体装置であって、
   クロック信号の第１のクロックパルスに応答してテスト信号を出力するテスト信号生成部と、
   前記テスト信号を、クロック信号に許容される最短周期に相当する時間だけ遅延させる第１の遅延回路と、
   前記第１の遅延回路の出力をクロック信号に許容される最長周期と最短周期との差に相当する時間だけ遅延させる第２の遅延回路と、
   前記第１の遅延回路の出力を、前記第１のクロックパルスに後続する第２のクロックパルスでラッチする第１のラッチ回路と、
   前記第２の遅延回路の出力を、前記第２のクロックパルスでラッチする第２のラッチ回路と、
   前記第１及び第２のラッチ回路の出力に基づいて、前記クロック信号の発振周期の良否を判定する判定回路とを有する検査回路を備えることを特徴とする半導体装置。

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