JP2001264394A - ディジタルノイズ発生回路とアナログセルの評価方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部からコントロールして定量的に発生ノイ
ズ量をコントロールすることのできるディジタルノイズ
発生回路を提供することを目的とする。 【解決手段】 初期値が設定可能なＮビットカウンタ５
と、複数のリングオシレータ発振器７とを有し、前記複
数のリングオシレータ発振器７のうちのＮビットカウン
タ５の出力に応じた台数のリングオシレータ発振器７を
動作させて発生ノイズ量を定量的にコントロールする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】ディジタル・アナログ混載Ｌ
ＳＩの評価に使用できるディジタルノイズ発生回路とア
ナログセルの評価方法に関するものである。

【０００２】

【従来の技術】近年のＬＳＩ製造プロセスの微細化に伴
い、低電圧におけるアナログセルの動作および特性の保
証が、ＬＳＩ開発推進および他社との差別化を図る上
で、重要となってきている。

【０００３】通常、ディジタル・アナログ混載ＬＳＩの
テスター上の評価においては、周辺ロジック回路からの
アナログセルに対するノイズ影響に起因するアナログセ
ルの動作および特性不良の問題が多々発生しており、デ
ィジタル・アナログＬＳＩを開発する上で、解決しなけ
ればならない重要な課題となっている。

【０００４】また、アナログセル開発に当たっては、そ
の評価方法としてアナログセルのみを搭載した評価用の
テストＬＳＩを開発し、アナログセル単体としての動作
および特性評価を行い、その評価の結果からアナログセ
ルとしての動作および特性を保証している。

【０００５】そのため、アナログセルの開発段階で、周
辺ロジックからのノイズに対する評価が十分に行われて
いないため、ＬＳＩのテスター上の評価においてアナロ
グセルの動作および特性不良が発生したときに、初めて
その原因追求および対策方法の検討が始まるというのが
現状である。

【０００６】現在、原因を特定しその対策方法を見つけ
出すまでに、試行錯誤を重ね、ＬＳＩ内部の回路変更や
レイアウト変更を何度も行い、何度もＬＳＩの作り直し
を行うといった作業を繰り返すことにより、ようやく最
終的にその原因を特定し、対策を実施するといった手法
がとられている。

【０００７】

【発明が解決しようとする課題】この従来の手法では、
原因を特定して実際に実ＬＳＩに対策を実施するまでに
莫大な解析時間と費用がかかってしまい、半導体メーカ
ーにとっても、カスタマーにとっても大きな問題となっ
ている。

【０００８】従来のディジタル・アナログ混載ＬＳＩの
テスター上の評価において、周辺ロジック回路からのア
ナログセルに対するノイズ影響に起因するアナログセル
の動作および特性不良の問題が多々発生している。

【０００９】しかしながら、アナログセル開発時に、ア
ナログセルに対する周辺ロジックからのノイズ影響を定
量的に評価するためのディジタルノイズ発生回路が存在
しなかった。

【００１０】本発明は、上記従来の問題点を解決するも
ので、外部からコントロールして定量的に発生ノイズ量
をコントロールすることのできるディジタルノイズ発生
回路を提供することを目的とする。

【００１１】また、従来のディジタル・アナログ混載Ｌ
ＳＩのテスター上の評価において、周辺ロジック回路か
らのアナログセルに対するノイズ影響に起因するアナロ
グセルの動作および特性不良の問題が多々発生してい
る。

【００１２】しかしながら、ディジタル・アナログ混載
ＬＳＩのテスター上の評価において、アナログセルの動
作および特性不良が発生した場合に、その原因を定量的
に特定又は推測するための有効な手段がなく、その不良
の原因を特定又は推測し実ＬＳＩ上でその対策を実施す
るまでに、試行錯誤を重ね、結果的に莫大な解析時間と
費用を費やしてしまうのが非常に問題であった。

【００１３】本発明は、上記従来の問題点を解決するも
ので、アナログセルのノイズ耐性判断又はアナログセル
の動作および特性不具合が生じた場合に、その原因を定
量的に特定または推測できるアナログセルの評価方法を
提供することを目的とする。

【００１４】また、従来のディジタル・アナログ混載Ｌ
ＳＩのテスター上の評価において、周辺ロジック回路か
らのアナログセルに対するノイズ影響に起因するアナロ
グセルの動作および特性不良の問題が多々発生してい
る。

【００１５】しかしながら、アナログセルの周辺ロジッ
クからのノイズ影響をＬＳＩレイアウト上で、予め回避
させる方法を発見するための有効な手段がないため、起
こるであろうと予測される問題に対して、何の手段を講
じないままアナログセルのレイアウトを行っているのが
現状であり、問題が発生してから、その対策を実施する
までに、試行錯誤を重ね、結果的に莫大な解析時間と費
用を費やしてしまうのが非常に問題であった。

【００１６】本発明は、上記従来の問題点を解決するも
ので、アナログセルの周辺ロジックからのノイズ影響を
ＬＳＩレイアウト上で、予め回避する有効性を判断でき
るアナログセルの評価方法を提供することを目的とす
る。

【００１７】

【課題を解決するための手段】本発明の請求項１記載の
ディジタルノイズ発生回路は、初期値が設定可能なＮビ
ットカウンタと、複数のリングオシレータ発振器とを有
し、前記複数のリングオシレータ発振器のうちの前記Ｎ
ビットカウンタ出力に応じた台数のリングオシレータ発
振器を動作させて発生ノイズ量を定量的にコントロール
できるように構成したことを特徴とする。

【００１８】本発明の請求項２記載のアナログセルの評
価方法は、アナログセル開発段階においてアナログセル
評価用のテストＬＳＩに評価するべきアナログセルと発
生ノイズ量を定量的にコントロールできるディジタルノ
イズ発生回路を搭載し、外部からディジタルノイズ発生
回路をコントロールして仮想ノイズを発生させて前記ア
ナログセルの周辺ロジックからのノイズ耐性を判断しア
ナログセルの動作および特性不良原因を定量的に評価す
ることを特徴とする。

【００１９】本発明の請求項３記載のアナログセルの評
価方法は、評価するアナログセルと発生ノイズ量を定量
的にコントロールできるディジタルノイズ発生回路を搭
載して各種ノイズ影響回避対策別にＬＳＩ化し、各テス
トＬＳＩごとに、定量的に発生ノイズ量をコントロール
してアナログセルの動作および特性を定量的に評価して
最適なノイズ影響を回避できる対策を判断することを特
徴とする。

【００２０】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図１２に基づいて説明する。 （実施の形態１）図１と図２は本発明の（実施の形態
１）のディジタルノイズ発生回路を示す。

【００２１】４はＮビット初期値設定用レジスタ（以
下、Ｎビットレジスタと称す）、５はＮビットカウンタ
で、Ｎビットレジスタ４によって初期値が設定される。
６はノイズ発振器コントロール回路で、Ｎビットカウン
タ５によって制御されている。７は何れもノイズ発振器
で、ここではＮ個のノイズ発振器が設けられており、コ
ントロール回路６によって制御されている。

【００２２】Ｎビットレジスタ４とＮビットカウンタ５
は、発生させたいディジタル発生ノイズ量あるいはサン
プリングするデータ精度により、ビット数を任意に増減
して構成することができ、ここでは、Ｎビットとして取
り扱う。１はＮビットレジスタ４のリセット入力信号、
２はＮビットカウンタ５の初期値設定用のデータ入力信
号、３はクロック入力信号、８はノイズ発振器の周波数
モニター用出力信号である。

【００２３】各ノイズ発振器７は、図２のように奇数段
のインバーターチェーンによるリングオシレータ１１で
構成されており、このノイズ発振器７も発生させたいデ
ィジタルノイズ量あるいはサンプリングするデータ精度
により、リングオシレータの段数を任意に増減して構成
することができ、ここでは、Ｍ段として取り扱う。９は
ノイズ発振器イネーブル信号でコントロール回路６の出
力によってＨレベル／Ｌレベルに切り換えられる。１０
はノイズ発振器コントロール用ＡＮＤゲートである。

【００２４】外部からの各入力信号１〜３により、Ｎビ
ットレジスタ４に初期値を設定し、Ｎビットカウンタ５
を任意のカウンタ値に設定することができるようになっ
ている。また、外部からの信号（図示せず）により、ノ
イズ発振器コントロール回路６でノイズ発振器のスター
トおよびストップ動作をコントロールすることができ
る。

【００２５】前記Ｎ個のノイズ発生器７のうちの動作さ
せるノイズ発振器の数は、ノイズ発振器コントロール回
路６を介して前記Ｎビットカウンタ５に設定されたカウ
ンタ値により選択することができるように構成されてお
り、動作させるノイズ発振器７の数により、発生するデ
ィジタルノイズ量を選択することができる。

【００２６】このように、構成されたディジタルノイズ
発生回路を使用して、外部からの入力信号によりＮビッ
トカウンタ５に設定するカウンタ値、すなわち、動作さ
せるノイズ発振器の数と動作時の電源ライン上のノイズ
量との相関関係をあらかじめとることにより、回路上の
カウンタ値をコントロールだけで、空間に輻射されるノ
イズ量や電源ラインから漏洩するノイズ量を定量的に可
変できる。

【００２７】カウンタ値の設定については、Ｎビットカ
ウンタを外部からリセット入力信号およびクロック入力
信号のみで、直接にカウンタ値を設定するように構成し
た場合には、Ｎビットレジスタ４は省略が可能である。

【００２８】ノイズ発振器コントロール回路６によるス
タートおよびストップ動作コントロールは、Ｎビットカ
ウンタ５をスタートまたはストップさせるように構成し
た場合には、ノイズ発振器コントロール回路６を省略も
可能である。

【００２９】（実施の形態２）図３は本発明の（実施の
形態２）のアナログセル評価用のテストＬＳＩを示し、
１２はアナログセル、１３は（実施の形態１）に示した
ディジタルノイズ発生回路である。

【００３０】この実施の形態では、ＰＬＬセルをアナロ
グセルの１例として、ノイズ耐量の判断およびＰＬＬの
位相ジッターによる特性不良が発生した場合に、その原
因を定量的に特定または推測するアナログセルの評価方
法手法を具体的に説明する。

【００３１】図４の１４は、ＰＬＬセルの基準入力クロ
ック、１５は仕様規格値における出力クロック、１６は
不具合時における出力クロックの波形を示している。図
４で図示されているように、位相ジッターとは、ＰＬＬ
セルの基準入力クロックに対する出力クロックの位相ず
れを意味する。

【００３２】アナログセル開発段階において、図３のよ
うに、アナログセル評価用テストＬＳＩに、ＰＬＬセル
のアナログセル１２とディジタルノイズ発生回路１３を
搭載する。

【００３３】ディジタルノイズ発生回路１３を搭載する
ことによって、定量的に発生ノイズ量をコントロールす
ることができるため、図５のように発生ノイズ量を定量
的に増やしていくと位相ジッターが比例して増えていく
様子が評価結果からわかる。

【００３４】通常、ＰＬＬ回路を設計する際には、図５
の１７のように、仕様設計段階から位相ジッター量の許
容範囲および図５の１８のようにＰＬＬセルの仕様上の
位相ジッター規格値を設定する。１９はアナログセルの
限界ノイズ耐性、２０は最終的なアナログセル仕様規格
値に対するノイズ耐性である。

【００３５】図５のように、それぞれの規格に対して線
を引くと、図５の１９および２０のようにアナログセル
の限界ノイズ耐性およびアナログセル仕様書の規格値に
対するノイズ耐性を抽出することができる。

【００３６】また、実際のディジタル・アナログ混載Ｌ
ＳＩの評価において、ＰＬＬセル動作および特性上の不
具合が生じた場合に、ＰＬＬの位相ジッターを測定する
ことにより原因となる内部または電源系で発生している
ノイズ量を上記の相関関係から、推定することができ
る。

【００３７】このように、ディジタルノイズ発生回路を
搭載したアナログセル評価用のテストＬＳＩを使用して
ノイズ量によるアナログセルの動作および特性の変動を
予め評価することにより、アナログセルの性能としての
ノイズ耐性の判断またはおよびアナログセルの動作およ
び特性不具合の原因を、特定または推測することが可能
となる。

【００３８】なお、アナログセル１２をＰＬＬセルとし
たが、ＰＬＬセルの代わりに他のあらゆる種類のアナロ
グセルを用いても同様の手法で、アナログセルの性能と
してのノイズ耐性の判断またはおよびアナログセルの動
作および特性不具合の原因を、特定または推測すること
が可能となる。

【００３９】（実施の形態３）図６〜図１２は（実施の
形態３）を示す。この実施の形態では、ＰＬＬセルをア
ナログセルの１例として、アナログセルに対する周辺ロ
ジックからのノイズ影響を回避対策方法評価用のテスト
ＬＳＩに、評価するアナログセルと前記のディジタルノ
イズ発生回路を搭載し、各種ノイズ影響回避対策方法別
にノイズ耐性を定量的に評価することにより、ＬＳＩレ
イアウト上のアナログセルに対する周辺ロジックからの
ノイズ影響を回避させる有効な手法を、具体的な実施例
に基づいて説明する。

【００４０】（実施例１）この（実施例１）では、電源
分離を行わない場合のアナログセルレイアウト評価用テ
ストＬＳＩレイアウトを使用したノイズ量に対するＰＬ
Ｌの位相ジッター量の評価結果を基準に、周辺ロジック
からのノイズ影響を回避させる対策として、電源分離を
行う方法が有効であるかどうかを判断する手法について
説明する。

【００４１】図６は、電源分離を行なう場合のＰＬＬの
位相ジッター量とノイズ量との相関関係との比較を行う
ための基準を評価するためのものである。レイアウト
上、電源分離を行わない図６のアナログセルレイアウト
評価用テストＬＳＩのレイアウトでは、コア部分には、
ＰＬＬセル１２と前記ディジタルノイズ発生回路１３を
搭載し、その周辺のＩ／Ｏセル領域には、電源２１、グ
ランド２２がリング上に配線されている。

【００４２】図７は電源分離を行なう場合のアナログセ
ルレイアウト評価用テストＬＳＩのレイアウトを示し、
コア部分には、ＰＬＬセル１２と前記ディジタルノイズ
発生回路１３を搭載し、その周辺のＩ／Ｏセル領域には
電源２１、グランド２２がリング上に配線されている。
図６との違いとしては、電源２１およびグランド２２の
リングの途中に、ＥＳＤ対策のための保護素子２３を２
箇所挿入することにより、アナログ電源・グランド系と
ディジタル電源・グランド系とを分離している。

【００４３】図６および図７それぞれのレイアウト構成
において、前記ディジタルノイズ発生回路１３を使用し
て、定量的に、ＰＬＬの位相ジッター量とノイズ量との
相関関係を評価し、それぞれの結果を比較する。図１１
がその結果である。

【００４４】図１１は電源分離を行わなかった場合２６
と電源分離を行った場合２７のそれぞれのレイアウトに
対するＰＬＬの位相ジッター量とノイズ量の相関グラフ
を示している。

【００４５】この結果からも明らかなように、電源分離
を行わない場合のノイズ量に対するＰＬＬの位相ジッタ
ー量より、電源分離を行った場合のノイズ量に対するＰ
ＬＬの位相ジッター量の方が、少ないことがわかる。

【００４６】よって、電源分離を行うことが、周辺ロジ
ックからのノイズ影響を回避させる対策として、有効で
あることがわかる。このように、レイアウト上電源分離
を行うことにより、周辺ロジックからのアナログセルに
対するノイズ影響を弱めることができる。

【００４７】（実施例２）この（実施例２）では、図７
に示したように電源分離を行った場合のアナログセルレ
イアウト評価用テストＬＳＩレイアウトを使用し、ノイ
ズ量に対するＰＬＬの位相ジッター量の評価結果を基準
に、周辺ロジックからのノイズ影響を回避させる対策と
して、電源・グランド間に容量セルを挿入する方法が有
効であるかどうかを判断する手法を、具体例に基づいて
説明する。

【００４８】図８はレイアウト上、アナログ電源・グラ
ンド間に容量セルを挿入した場合のアナログセルレイア
ウト評価用テストＬＳＩのレイアウトを示し、コア部分
には、ＰＬＬセル１２と前記ディジタルノイズ発生回路
１３を搭載し、その周辺のＩ／Ｏセル領域には、電源２
１、グランド２２がリング上に配線されている。図７と
の違いは、アナログ電源・グランド間に容量セル２４を
挿入している点である。

【００４９】この容量セル２４は、ディジタルノイズ発
生回路（周辺ロジック）からのノイズ影響を受けると思
われるアナログ電源のノイズ量を鈍らせるために、挿入
している。

【００５０】図９は、図８と同様なレイアウト構成で、
アナログ電源・グランド間ではなく、ディジタル電源・
グランド間に容量セル２５を挿入している。図１０は、
図８と同様なレイアウト構成で、容量セル２４をアナロ
グ電源・グランド間に挿入するとともに、ディジタル電
源・グランド間にも容量セル２５を挿入している。

【００５１】図７〜図１０のレイアウト構成において、
前記ディジタルノイズ発生回路１３を使用して、定量的
にアナログセル１２としてのＰＬＬセルの位相ジッター
量とノイズ量との相関関係を評価し、それぞれの結果を
比較する。図１２がその結果である。

【００５２】この結果からも明らかなように、容量セル
を挿入しない場合のノイズ量に対するＰＬＬセルの位相
ジッター量より、デジタル電源・グランド間に容量セル
を挿入 ＞アナログ電源・グランド間に容量セルを挿入
＞デジタル電源・グランド間とアナログ電源・グラン
ド間に容量セルを挿入した場合の順番で、ノイズ量に対
するＰＬＬの位相ジッター量の方が、少ないことがわか
る。

【００５３】よって、容量セルを挿入することが、周辺
ロジックからのノイズ影響を回避させる対策として、有
効であることがわかる。このように、レイアウト上、容
量セルを挿入することにより、周辺ロジックからのアナ
ログセルに対するノイズ影響を弱めることができる。

【００５４】なお、アナログセルをＰＬＬとしたが、Ｐ
ＬＬのかわりに、他のあらゆる種類のアナログセルを用
いても同様の手法でノイズ影響を回避させる有効な方法
を判断できる。

【００５５】また、周辺ロジックからのノイズ影響を回
避させる対策として、電源分離と容量セルの挿入につい
て説明したが、他にアナログセルと周辺ロジック間を絶
縁体でシールドした場合などに、これを評価する場合な
どにも有効である。

【００５６】

【発明の効果】以上のように本発明のディジタルノイズ
発生回路は、複数のリングオシレータ発振器のうちのＮ
ビットカウンタ出力に応じた台数のリングオシレータ発
振器を動作させるので、ノイズ量を定量的にコントロー
ルできる。

【００５７】また、本発明のアナログセルの評価方法
は、アナログセル開発段階において、アナログセル評価
用テストＬＳＩにノイズ量を定量的にコントロールでき
るディジタルノイズ発生回路を搭載することにより、ア
ナログセルのノイズ耐性を定量的に評価できるととも
に、アナログセルの動作および特性に不具合が生じた場
合に、その原因を特定又は推測できることができる。

【００５８】また、本発明のアナログセルの評価方法
は、評価するアナログセルとノイズ量を定量的にコント
ロールできるディジタルノイズ発生回路を搭載して各種
ノイズ影響回避対策別にＬＳＩ化し、各テストＬＳＩご
とに、定量的にノイズ量をコントロールしてアナログセ
ルの動作および特性を定量的に評価することによって、
最適なノイズ影響を回避できる対策を判断することがで
きる。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）におけるディジタル
ノイズ発生回路の構成図

【図２】同実施の形態のノイズ発振器（リングオシレー
タ）回路の構成図

【図３】本発明の（実施の形態２）におけるアナログセ
ル評価用テストＬＳＩレイアウト図

【図４】同実施の形態におけるＰＬＬ位相ジッター説明
図

【図５】同実施の形態におけるＰＬＬの位相ジッター量
とノイズ量の相関図

【図６】本発明の（実施の形態３）における電源分離を
行わない場合のアナログセルレイアウト評価用テストＬ
ＳＩレイアウト概略図（比較基準１）

【図７】同実施の形態における電源分離を行う場合のア
ナログセルレイアウト評価用テストＬＳＩレイアウト概
略図（比較基準２）

【図８】同実施の形態における電源分離を行い且つアナ
ログ電源・グランド間に容量セルを挿入する場合のアナ
ログセルレイアウト評価用テストＬＳＩレイアウト概略
図

【図９】同実施の形態における電源分離を行い且つディ
ジタル電源・グランド間に容量セルを挿入する場合のア
ナログセルレイアウト評価用テストＬＳＩレイアウト概
略図

【図１０】同実施の形態における電源分離を行い且つア
ナログ/ディジタル電源・グランド間に容量セルを挿入
する場合のアナログセルレイアウト評価用テストＬＳＩ
レイアウト概略図

【図１１】同実施の形態における電源分離を行う、行わ
ない場合のそれぞれの場合に対するＰＬＬの位相ジッタ
ー量とノイズ量の相関図

【図１２】同実施の形態における電源分離を行い且つア
ナログ／ディジタル電源とグランド間に容量セルを挿入
した場合と挿入しない場合のそれぞれのレイアウトに対
するＰＬＬの位相ジッター量とノイズ量の相関図

【符号の説明】

１ カウンタ初期値設定用のＮビットレジスタのリセッ
ト入力信号 ２ カウンタの初期値設定用のデータ入力信号 ３ クロック入力信号 ４ カウンタの初期値設定用のＮビットレジスタ ５ Ｎビットカウンタ ６ ノイズ発振器コントロール回路 ７ ノイズ発振器（リングオシレータ） ８ ノイズ発振器周波数モニター用出力信号 ９ ノイズ発振器イネーブル信号 １０ ノイズ発振器コントロール用ＡＮＤゲート １１ 奇数段インバーターチェーンよるリングオシレー
タ １２ アナログセル １３ ディジタルノイズ発生回路 １４ ＰＬＬセルの基準入力クロック波形 １５ ＰＬＬセルの仕様規格値における出力クロック波
形 １６ ＰＬＬセルの不具合時における出力クロック波形 １７ 仕様設計段階における位相ジッター量許容範囲 １８ 最終的なアナログセル仕様規格値 １９ アナログセルの限界ノイズ耐性 ２０ 最終的なアナログセル仕様規格値に対するノイズ
耐性 ２１ 電源 ２２ グランド ２３ ＥＳＤ保護素子 ２４，２５ ディジタル電源・グランド間容量セル ２６，２７ 電源分離を行わない場合と電源分離を行っ
た場合の位相ジッター量とノイズ量の相関曲線 ２８ 電源分離を行い且つ、アナログ電源・グランド間
に容量セルを挿入した場合のＰＬＬの位相ジッター量と
ノイズ量の相関曲線 ２９ 電源分離を行い且つ、ディジタル電源・グランド
間に容量セルを挿入した場合のＰＬＬの位相ジッター量
とノイズ量の相関曲線 ３０ 電源分離を行い且つ、アナログ電源・グランド間
およびディジタル電源・グランド間に容量セルを挿入し
た場合のＰＬＬの位相ジッター量とノイズ量の相関曲線

Claims (3)

【特許請求の範囲】
1. 【請求項１】初期値が設定可能なＮビットカウンタと、
   複数のリングオシレータ発振器とを有し、前記複数のリ
   ングオシレータ発振器のうちの前記Ｎビットカウンタ出
   力に応じた台数のリングオシレータ発振器を動作させて
   発生ノイズ量を定量的にコントロールできるように構成
   したディジタルノイズ発生回路。
2. 【請求項２】アナログセル開発段階においてアナログセ
   ル評価用のテストＬＳＩに評価するべきアナログセルと
   発生ノイズ量を定量的にコントロールできるディジタル
   ノイズ発生回路を搭載し、 外部からディジタルノイズ発生回路をコントロールして
   仮想ノイズを発生させて前記アナログセルの周辺ロジッ
   クからのノイズ耐性を判断しアナログセルの動作および
   特性不良原因を定量的に評価するアナログセルの評価方
   法。
3. 【請求項３】評価するアナログセルと発生ノイズ量を定
   量的にコントロールできるディジタルノイズ発生回路を
   搭載して各種ノイズ影響回避対策別にＬＳＩ化し、 各テストＬＳＩごとに、定量的に発生ノイズ量をコント
   ロールしてアナログセルの動作および特性を定量的に評
   価して最適なノイズ影響を回避できる対策を判断するア
   ナログセルの評価方法。