JP2003315413A - スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 - Google Patents
スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
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- G11C2029/3202—Scan chain
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 デバイスの遅延特性のばらつきに対して柔軟
に対応可能で、スキャンシフト動作の誤動作を防止可能
な実装面積の小さいスキャンパス回路および当該スキャ
ンパス回路を備えた半導体集積回路を提供すること。 【解決手段】 スキャンパス回路を構成する各Ｄフリッ
プフロップ（ＦＦ）１３ａ〜１３ｆは、通常動作時に選
択される通常動作入力回路と、テスト動作時に選択され
るテスト動作入力回路とを有し、テスト動作時、各ＦＦ
のテスト動作入力回路には、電源電圧と接地電圧の間の
中間電圧の制御信号が電圧生成回路１７から送られる。
この場合、電源電圧を印加した場合と比較して、各ＦＦ
におけるデータの出力変化量はなだらかになるため、デ
ータの遅延時間が長くなる。なお、テスト動作時に各Ｆ
Ｆに印加される中間電圧は、スキャンアウトされたデー
タにエラーがあるかを検査する検査回路１５からのフィ
ードバック信号に基づいて決定される。
に対応可能で、スキャンシフト動作の誤動作を防止可能
な実装面積の小さいスキャンパス回路および当該スキャ
ンパス回路を備えた半導体集積回路を提供すること。 【解決手段】 スキャンパス回路を構成する各Ｄフリッ
プフロップ（ＦＦ）１３ａ〜１３ｆは、通常動作時に選
択される通常動作入力回路と、テスト動作時に選択され
るテスト動作入力回路とを有し、テスト動作時、各ＦＦ
のテスト動作入力回路には、電源電圧と接地電圧の間の
中間電圧の制御信号が電圧生成回路１７から送られる。
この場合、電源電圧を印加した場合と比較して、各ＦＦ
におけるデータの出力変化量はなだらかになるため、デ
ータの遅延時間が長くなる。なお、テスト動作時に各Ｆ
Ｆに印加される中間電圧は、スキャンアウトされたデー
タにエラーがあるかを検査する検査回路１５からのフィ
ードバック信号に基づいて決定される。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャン機能を備
えたフリップフロップ等から構成されるスキャンパス回
路および当該スキャンパス回路を備えた半導体集積回路
に関する。
えたフリップフロップ等から構成されるスキャンパス回
路および当該スキャンパス回路を備えた半導体集積回路
に関する。
【０００２】
【従来の技術】今日では、回路規模が２００万〜３００
万ゲートにも及ぶ半導体集積回路が設計されている。こ
れほど多くの論理回路を全てテストしようとすると、テ
ストパターンの量もテスト時間も膨大になるため、いわ
ゆるテスト容易化設計が行われている。テスト容易化設
計とは、故障テストの方針を回路設計の段階で固め、半
導体集積回路中にテスト回路を作りこんでおくことで故
障の原因を予め予測し、故障箇所の検出および診断が容
易になるよう回路設計を行うことである。
万ゲートにも及ぶ半導体集積回路が設計されている。こ
れほど多くの論理回路を全てテストしようとすると、テ
ストパターンの量もテスト時間も膨大になるため、いわ
ゆるテスト容易化設計が行われている。テスト容易化設
計とは、故障テストの方針を回路設計の段階で固め、半
導体集積回路中にテスト回路を作りこんでおくことで故
障の原因を予め予測し、故障箇所の検出および診断が容
易になるよう回路設計を行うことである。
【０００３】このような故障テストを行う方式に「スキ
ャンパス方式」がある。スキャンパス方式では、順序回
路をシフトレジスタとして動作させることでテストを行
う。例えば、順序回路を構成するＤフリップフロップ４
１〜４６と組み合わせ回路４０によって構成された図１
４に示す従来の論理回路では、各フリップフロップの間
を結んでスキャンパス（テストモード用のパス）を形成
することで各フリップフロップをスキャン・フリップフ
ロップに置き換え、順序回路をシフトレジスタとして動
作させる。そして、データを書き込んで（scan in）読
み出した(scan out)データが期待値と一致しているかを
判断することで故障テストを行う。
ャンパス方式」がある。スキャンパス方式では、順序回
路をシフトレジスタとして動作させることでテストを行
う。例えば、順序回路を構成するＤフリップフロップ４
１〜４６と組み合わせ回路４０によって構成された図１
４に示す従来の論理回路では、各フリップフロップの間
を結んでスキャンパス（テストモード用のパス）を形成
することで各フリップフロップをスキャン・フリップフ
ロップに置き換え、順序回路をシフトレジスタとして動
作させる。そして、データを書き込んで（scan in）読
み出した(scan out)データが期待値と一致しているかを
判断することで故障テストを行う。
【０００４】以下、図１４に示した論理回路の通常動作
およびテスト動作について説明する。まず、通常動作
時、組み合わせ回路４０にはＤフリップフロップ（以下
「ＦＦ」という。）４１〜４３から３組のデータが入力
されるため、組み合わせ回路４０は、これら３組のデー
タに対して論理演算を行って３組のデータを出力する。
ＦＦ４４〜４６はこれら３組の出力を外部に出力する。
およびテスト動作について説明する。まず、通常動作
時、組み合わせ回路４０にはＤフリップフロップ（以下
「ＦＦ」という。）４１〜４３から３組のデータが入力
されるため、組み合わせ回路４０は、これら３組のデー
タに対して論理演算を行って３組のデータを出力する。
ＦＦ４４〜４６はこれら３組の出力を外部に出力する。
【０００５】テスト動作時、ＦＦ４１〜４６はスキャン
・プリップフロップ、いわゆるスキャンパスを形成す
る。ＦＦ４１〜４３は外部のテスト装置から入力された
データを所定のクロックに同期して順次シフトする。組
み合わせ回路４０は、ＦＦ４１〜４３から与えられたデ
ータに対して論理演算を行い、その演算結果を３組出力
する。ＦＦ４４〜４６は、組み合わせ回路４０から与え
られた演算結果を順次シフトして外部に出力する。出力
データには組み合わせ回路４０の演算結果が含まれてい
るため、これが期待値と一致しているか否かを判断して
組み合わせ回路４０の故障を判定する。
・プリップフロップ、いわゆるスキャンパスを形成す
る。ＦＦ４１〜４３は外部のテスト装置から入力された
データを所定のクロックに同期して順次シフトする。組
み合わせ回路４０は、ＦＦ４１〜４３から与えられたデ
ータに対して論理演算を行い、その演算結果を３組出力
する。ＦＦ４４〜４６は、組み合わせ回路４０から与え
られた演算結果を順次シフトして外部に出力する。出力
データには組み合わせ回路４０の演算結果が含まれてい
るため、これが期待値と一致しているか否かを判断して
組み合わせ回路４０の故障を判定する。
【０００６】但し、半導体集積回路の微細化プロセスが
進むなか、上述のようにフリップフロップでシフトレジ
スタを構成した場合、クロックスキューやデバイスのば
らつき、配線のばらつき、クロストーク等によって、ス
キャンシフト動作中にホールドエラー（シフト抜け）等
の誤動作が発生する可能性があった。誤動作が発生する
と故障テストの信頼性が低下するため、歩留りが悪くな
るといった問題が生じてしまう。このような問題は、ス
キャンシフト動作における遅延時間を長くすることで解
消することができるため、信号を遅延させるためのイン
バータやラッチをフリップフロップ間に設けている。
進むなか、上述のようにフリップフロップでシフトレジ
スタを構成した場合、クロックスキューやデバイスのば
らつき、配線のばらつき、クロストーク等によって、ス
キャンシフト動作中にホールドエラー（シフト抜け）等
の誤動作が発生する可能性があった。誤動作が発生する
と故障テストの信頼性が低下するため、歩留りが悪くな
るといった問題が生じてしまう。このような問題は、ス
キャンシフト動作における遅延時間を長くすることで解
消することができるため、信号を遅延させるためのイン
バータやラッチをフリップフロップ間に設けている。
【０００７】
【発明が解決しようとする課題】しかしながら、インバ
ータやラッチは固定遅延であるため、デバイスの遅延特
性のばらつきに対応できないという問題点があった。微
細化プロセスが進むとデバイスのばらつきは大きくなる
が、遅延特性を固定ではなく可変とすることができれば
各回路に応じて遅延特性を変更できるため、ホールドエ
ラー等の誤動作を確実に防止できる。したがって、デバ
イスの遅延特性のばらつきに対して柔軟に対応可能なス
キャンパス回路が望まれていた。
ータやラッチは固定遅延であるため、デバイスの遅延特
性のばらつきに対応できないという問題点があった。微
細化プロセスが進むとデバイスのばらつきは大きくなる
が、遅延特性を固定ではなく可変とすることができれば
各回路に応じて遅延特性を変更できるため、ホールドエ
ラー等の誤動作を確実に防止できる。したがって、デバ
イスの遅延特性のばらつきに対して柔軟に対応可能なス
キャンパス回路が望まれていた。
【０００８】また、インバータやラッチを備えたスキャ
ンパス回路では、インバータまたはラッチを実装するた
めの面積が余分に必要であるため実装面積が大きくなっ
てしまうという問題点がある。したがって、インバータ
やラッチを備えていなくてもスキャンシフト動作の誤動
作を防止して確実に故障テストを行うことのできる、実
装面積の小さなスキャンパス回路が望まれていた。
ンパス回路では、インバータまたはラッチを実装するた
めの面積が余分に必要であるため実装面積が大きくなっ
てしまうという問題点がある。したがって、インバータ
やラッチを備えていなくてもスキャンシフト動作の誤動
作を防止して確実に故障テストを行うことのできる、実
装面積の小さなスキャンパス回路が望まれていた。
【０００９】本発明は、上記従来の問題および要望に鑑
みてなされたものであって、デバイスの遅延特性のばら
つきに対して柔軟に対応可能なスキャンパス回路および
当該スキャンパス回路を備えた半導体集積回路を提供す
ることを目的としている。また、スキャンシフト動作の
誤動作を防止可能な実装面積の小さいスキャンパス回路
および当該スキャンパス回路を備えた半導体集積回路を
提供することも目的としている。
みてなされたものであって、デバイスの遅延特性のばら
つきに対して柔軟に対応可能なスキャンパス回路および
当該スキャンパス回路を備えた半導体集積回路を提供す
ることを目的としている。また、スキャンシフト動作の
誤動作を防止可能な実装面積の小さいスキャンパス回路
および当該スキャンパス回路を備えた半導体集積回路を
提供することも目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係るスキャンパス回路は、通常モードとは
別のモード時にシフトレジスタとして動作する、複数の
フリップフロップから構成されたスキャンパス回路であ
って、各フリップフロップは、通常モード時に選択さ
れ、前記通常モード時に所定のタイミングでデータが入
力される第１の入力回路と、通常モードとは別のモード
時に選択され、前記別のモード時に所定のタイミングで
データが入力される第２の入力回路と、前記第１の入力
回路または前記第２の入力回路に入力されたデータに応
じて所定のデータを出力する出力回路と、を備え、前記
第１の入力回路および前記第２の入力回路は、モード毎
に異なる制御信号が入力される端子をそれぞれ有し、通
常モードとは別のモード時に、前記第２の入力回路の前
記端子に入力される制御信号の電圧レベルを変える。
に、本発明に係るスキャンパス回路は、通常モードとは
別のモード時にシフトレジスタとして動作する、複数の
フリップフロップから構成されたスキャンパス回路であ
って、各フリップフロップは、通常モード時に選択さ
れ、前記通常モード時に所定のタイミングでデータが入
力される第１の入力回路と、通常モードとは別のモード
時に選択され、前記別のモード時に所定のタイミングで
データが入力される第２の入力回路と、前記第１の入力
回路または前記第２の入力回路に入力されたデータに応
じて所定のデータを出力する出力回路と、を備え、前記
第１の入力回路および前記第２の入力回路は、モード毎
に異なる制御信号が入力される端子をそれぞれ有し、通
常モードとは別のモード時に、前記第２の入力回路の前
記端子に入力される制御信号の電圧レベルを変える。
【００１１】本発明のように制御電圧の電圧レベルが電
源電圧と接地電圧の間のレベルであるとき、電源電圧を
印加した場合と比較して、第２の入力回路から出力され
るデータの変化量がなだらかになるため、データの遅延
時間が長くなる。このようにして遅延時間を長くするこ
とができればインバータやラッチを構成する必要がない
ため、実装面積を小さくすることができる。また、デバ
イスの遅延特性にばらつきがあっても柔軟に対応するこ
とができる。
源電圧と接地電圧の間のレベルであるとき、電源電圧を
印加した場合と比較して、第２の入力回路から出力され
るデータの変化量がなだらかになるため、データの遅延
時間が長くなる。このようにして遅延時間を長くするこ
とができればインバータやラッチを構成する必要がない
ため、実装面積を小さくすることができる。また、デバ
イスの遅延特性にばらつきがあっても柔軟に対応するこ
とができる。
【００１２】また、本発明に係るスキャンパス回路は、
通常モードとは別のモード時にシフトレジスタとして動
作する、複数のフリップフロップから構成されたスキャ
ンパス回路であって、各フリップフロップは、通常モー
ド時に選択され、前記通常モード時に所定のタイミング
でデータが入力される第１の入力回路と、通常モードと
は別のモード時に選択され、前記別のモード時に所定の
タイミングで入力されたデータの出力変化量がそれぞれ
異なる複数の第２の入力回路と、前記第１の入力回路ま
たは前記複数の第２の入力回路のいずれかに入力された
データに応じて所定のデータを出力する出力回路と、を
備え、前記第１の入力回路および前記複数の第２の入力
回路は、モード毎に異なる制御信号が入力される端子を
それぞれ有し、通常モードとは別のモード時に、前記複
数の第２の入力回路がそれぞれ有する前記端子のいずれ
かに入力される制御信号の電圧レベルを変える。したが
って、複数の第２の入力回路の中から適当な回路を選択
すれば、遅延時間を可変とすることができため、デバイ
スの遅延特性にばらつきがあっても柔軟に対応すること
ができる。
通常モードとは別のモード時にシフトレジスタとして動
作する、複数のフリップフロップから構成されたスキャ
ンパス回路であって、各フリップフロップは、通常モー
ド時に選択され、前記通常モード時に所定のタイミング
でデータが入力される第１の入力回路と、通常モードと
は別のモード時に選択され、前記別のモード時に所定の
タイミングで入力されたデータの出力変化量がそれぞれ
異なる複数の第２の入力回路と、前記第１の入力回路ま
たは前記複数の第２の入力回路のいずれかに入力された
データに応じて所定のデータを出力する出力回路と、を
備え、前記第１の入力回路および前記複数の第２の入力
回路は、モード毎に異なる制御信号が入力される端子を
それぞれ有し、通常モードとは別のモード時に、前記複
数の第２の入力回路がそれぞれ有する前記端子のいずれ
かに入力される制御信号の電圧レベルを変える。したが
って、複数の第２の入力回路の中から適当な回路を選択
すれば、遅延時間を可変とすることができため、デバイ
スの遅延特性にばらつきがあっても柔軟に対応すること
ができる。
【００１３】また、本発明に係るスキャンパス回路は、
通常モードとは別のモード時にシフトレジスタとして動
作する、複数のフリップフロップから構成されたスキャ
ンパス回路であって、各フリップフロップは、所定のタ
イミングでデータが入力される入力回路と、前記入力回
路に入力されたデータに応じて所定のデータを出力する
出力回路と、を備え、前記出力回路から出力されるデー
タの前記入力回路に入力されたデータに対する遅延時間
は、通常モード時と通常モードとは別のモードとで異な
る。したがって、フリップフロップ回路のクロック入力
の立ち上がり時間から出力までの遅延が遅くなるため、
ホールドエラーがおきにくくなる。
通常モードとは別のモード時にシフトレジスタとして動
作する、複数のフリップフロップから構成されたスキャ
ンパス回路であって、各フリップフロップは、所定のタ
イミングでデータが入力される入力回路と、前記入力回
路に入力されたデータに応じて所定のデータを出力する
出力回路と、を備え、前記出力回路から出力されるデー
タの前記入力回路に入力されたデータに対する遅延時間
は、通常モード時と通常モードとは別のモードとで異な
る。したがって、フリップフロップ回路のクロック入力
の立ち上がり時間から出力までの遅延が遅くなるため、
ホールドエラーがおきにくくなる。
【００１４】また、本発明に係るスキャンパス回路は、
前記第１の入力回路または前記第２の入力回路は、前記
制御信号と入力データとによって制御されるトライステ
ートインバータ回路によって構成され、各トライステー
トインバータ回路の出力は共通に接続されている。
前記第１の入力回路または前記第２の入力回路は、前記
制御信号と入力データとによって制御されるトライステ
ートインバータ回路によって構成され、各トライステー
トインバータ回路の出力は共通に接続されている。
【００１５】また、本発明に係るスキャンパス回路は、
前記第１の入力回路または前記第２の入力回路は、前記
制御信号と入力データとによって制御されるトランスフ
ァーゲート回路によって構成され、各トランスファーゲ
ート回路の出力は共通に接続されている。したがって、
更に素子数を減らすことができる。
前記第１の入力回路または前記第２の入力回路は、前記
制御信号と入力データとによって制御されるトランスフ
ァーゲート回路によって構成され、各トランスファーゲ
ート回路の出力は共通に接続されている。したがって、
更に素子数を減らすことができる。
【００１６】また、本発明に係るスキャンパス回路は、
前記トライステートインバータ回路は、通常モード時、
前記制御信号と同レベルの電圧を電源電圧の代わりに印
加し、前記電源電圧から前記制御信号と同レベルの電圧
を引いた値の電圧を接地電圧の代わりに印加する。この
場合、バックバイアスがかかるため、ジャンクションリ
ーク電流（サブスレッシュホールドリーク電流）が減少
する。したがって、消費電流を小さくすることができ
る。
前記トライステートインバータ回路は、通常モード時、
前記制御信号と同レベルの電圧を電源電圧の代わりに印
加し、前記電源電圧から前記制御信号と同レベルの電圧
を引いた値の電圧を接地電圧の代わりに印加する。この
場合、バックバイアスがかかるため、ジャンクションリ
ーク電流（サブスレッシュホールドリーク電流）が減少
する。したがって、消費電流を小さくすることができ
る。
【００１７】また、本発明に係るスキャンパス回路は、
通常モード時、前記トライステートインバータ回路の基
板バイアス電圧が前記制御信号と同レベルの電圧または
電源電圧から前記制御信号と同レベルの電圧を引いた値
の電圧である。この場合、フォワードバイアスがかかる
ためジャンクションリーク電流は増えるが、その結果、
電圧降下が大きくなってＭＯＳＦＥＴのソース／ドレイ
ン間電流が小さくなる。ドレイン電流が小さくなるた
め、遅延時間を長くすることができる。
通常モード時、前記トライステートインバータ回路の基
板バイアス電圧が前記制御信号と同レベルの電圧または
電源電圧から前記制御信号と同レベルの電圧を引いた値
の電圧である。この場合、フォワードバイアスがかかる
ためジャンクションリーク電流は増えるが、その結果、
電圧降下が大きくなってＭＯＳＦＥＴのソース／ドレイ
ン間電流が小さくなる。ドレイン電流が小さくなるた
め、遅延時間を長くすることができる。
【００１８】また、本発明に係るスキャンパス回路は、
通常モードとは別のモード時、前記制御信号と同レベル
の電圧を前記フリップフロップの電源電圧の代わりに印
加し、前記電源電圧から前記制御信号と同レベルの電圧
を引いた値の電圧を前記フリップフロップの接地電圧の
代わりに印加する。この場合、消費電流を小さくでき、
かつ、遅延時間を長くすることができる。
通常モードとは別のモード時、前記制御信号と同レベル
の電圧を前記フリップフロップの電源電圧の代わりに印
加し、前記電源電圧から前記制御信号と同レベルの電圧
を引いた値の電圧を前記フリップフロップの接地電圧の
代わりに印加する。この場合、消費電流を小さくでき、
かつ、遅延時間を長くすることができる。
【００１９】また、本発明に係る半導体集積回路は、通
常モードとは別のモード時に、データがスキャンインさ
れる請求項１、２、３、４、５、６、７または８に記載
のスキャンパス回路（以下「第１のスキャンパス回路」
という。）と、前記第１のスキャンパス回路から入力さ
れたデータに対して論理演算を行う組み合わせ回路と、
通常モードとは別のモード時に、データをスキャンアウ
トする請求項１、２、３、４、５、６、７または８に記
載のスキャンパス回路（以下「第２のスキャンパス回
路」という。）と、を備えた半導体集積回路であって、
前記第１のスキャンパス回路および前記第２のスキャン
パス回路が有する第２の入力回路の各端子に入力する制
御信号を生成する制御信号生成手段を備えている。
常モードとは別のモード時に、データがスキャンインさ
れる請求項１、２、３、４、５、６、７または８に記載
のスキャンパス回路（以下「第１のスキャンパス回路」
という。）と、前記第１のスキャンパス回路から入力さ
れたデータに対して論理演算を行う組み合わせ回路と、
通常モードとは別のモード時に、データをスキャンアウ
トする請求項１、２、３、４、５、６、７または８に記
載のスキャンパス回路（以下「第２のスキャンパス回
路」という。）と、を備えた半導体集積回路であって、
前記第１のスキャンパス回路および前記第２のスキャン
パス回路が有する第２の入力回路の各端子に入力する制
御信号を生成する制御信号生成手段を備えている。
【００２０】また、本発明に係る半導体集積回路は、前
記制御信号生成手段は、通常モードとは別のモード時
に、前記第２のスキャンパス回路からスキャンアウトさ
れたデータが検査された結果、前記スキャンアウトされ
たデータにエラーが含まれているとき受信する信号に基
づいて、前記制御信号の電圧レベルを変化させる。制御
信号の電圧レベルが変わると遅延時間も変わるため、デ
バイスの遅延特性にばらつきがあっても柔軟に対応する
ことができる。したがって、微細化プロセスが進んでデ
バイスのばらつきが大きくなっても、ホールドエラー等
の誤動作を防止できる。
記制御信号生成手段は、通常モードとは別のモード時
に、前記第２のスキャンパス回路からスキャンアウトさ
れたデータが検査された結果、前記スキャンアウトされ
たデータにエラーが含まれているとき受信する信号に基
づいて、前記制御信号の電圧レベルを変化させる。制御
信号の電圧レベルが変わると遅延時間も変わるため、デ
バイスの遅延特性にばらつきがあっても柔軟に対応する
ことができる。したがって、微細化プロセスが進んでデ
バイスのばらつきが大きくなっても、ホールドエラー等
の誤動作を防止できる。
【００２１】また、本発明に係る半導体集積回路は、通
常モードとは別のモード時に、前記第２のスキャンパス
回路からスキャンアウトされたデータにエラーが含まれ
ているかを検査する検査手段を備え、前記検査手段は、
検査の結果、前記スキャンアウトされたデータにエラー
が含まれているとき、前記制御信号の電圧レベルを変化
させるフィードバック信号を前記制御信号生成手段に対
して出力する。
常モードとは別のモード時に、前記第２のスキャンパス
回路からスキャンアウトされたデータにエラーが含まれ
ているかを検査する検査手段を備え、前記検査手段は、
検査の結果、前記スキャンアウトされたデータにエラー
が含まれているとき、前記制御信号の電圧レベルを変化
させるフィードバック信号を前記制御信号生成手段に対
して出力する。
【００２２】また、本発明に係る半導体集積回路は、前
記検査手段は、予め設定された期待値とスキャンアウト
された１ビットのデータが一致しているかを判別する、
前記第１のスキャンパス回路および前記第２のスキャン
パス回路のスキャンチェーン段数と同じ数の一致判別手
段と、前記一致判別手段で全てのデータが一致している
かを判別する全一致判別手段と、前記全一致判別手段に
よっていずれかのデータが一致していないと判断された
ときインクリメントするカウンタ手段と、前記カウンタ
手段でインクリメントされる度に、前記フィードバック
信号を出力するフィードバック信号出力手段と、を有す
る。
記検査手段は、予め設定された期待値とスキャンアウト
された１ビットのデータが一致しているかを判別する、
前記第１のスキャンパス回路および前記第２のスキャン
パス回路のスキャンチェーン段数と同じ数の一致判別手
段と、前記一致判別手段で全てのデータが一致している
かを判別する全一致判別手段と、前記全一致判別手段に
よっていずれかのデータが一致していないと判断された
ときインクリメントするカウンタ手段と、前記カウンタ
手段でインクリメントされる度に、前記フィードバック
信号を出力するフィードバック信号出力手段と、を有す
る。
【００２３】また、本発明に係る半導体集積回路は、前
記制御信号生成手段が出力した制御信号の電圧レベルが
所望のレベルであるかを判定する電圧判定手段を備えて
いる。
記制御信号生成手段が出力した制御信号の電圧レベルが
所望のレベルであるかを判定する電圧判定手段を備えて
いる。
【００２４】また、本発明に係る半導体集積回路は、前
記第１のスキャンパス回路は、スキャンインされたデー
タをシフトし、前記組み合わせ回路は、前記第１のスキ
ャンパス回路から入力されたデータに対して論理演算を
行い、前記第２のスキャンパス回路は、前記組み合わせ
回路から得られたデータをシフトしてスキャンアウト
し、前記検査手段は、前記スキャンアウトされたデータ
にエラーが含まれているかを検査して、エラーが含まれ
ていれば前記電圧判定手段に前記フィードバック信号を
出力し、前記制御信号生成手段は、前記フィードバック
信号に基づいて前記制御信号の電圧レベルを再設定す
る。
記第１のスキャンパス回路は、スキャンインされたデー
タをシフトし、前記組み合わせ回路は、前記第１のスキ
ャンパス回路から入力されたデータに対して論理演算を
行い、前記第２のスキャンパス回路は、前記組み合わせ
回路から得られたデータをシフトしてスキャンアウト
し、前記検査手段は、前記スキャンアウトされたデータ
にエラーが含まれているかを検査して、エラーが含まれ
ていれば前記電圧判定手段に前記フィードバック信号を
出力し、前記制御信号生成手段は、前記フィードバック
信号に基づいて前記制御信号の電圧レベルを再設定す
る。
【００２５】さらに、本発明に係る半導体集積回路は、
前記電圧判定手段は、前記制御信号生成手段が出力した
制御信号の電圧レベルが所望のレベルであるかを判定
し、所望のレベルでなければフェールと判断する。
前記電圧判定手段は、前記制御信号生成手段が出力した
制御信号の電圧レベルが所望のレベルであるかを判定
し、所望のレベルでなければフェールと判断する。
【００２６】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の実施の形態について、〔第１の実施形態〕、〔第２
の実施形態〕の順に図面を参照して詳細に説明する。な
お、本実施形態の半導体集積回路は、内部に構成された
順序回路をシフトレジスタとして動作させるスキャンパ
ス方式によって故障テストを行う。
路の実施の形態について、〔第１の実施形態〕、〔第２
の実施形態〕の順に図面を参照して詳細に説明する。な
お、本実施形態の半導体集積回路は、内部に構成された
順序回路をシフトレジスタとして動作させるスキャンパ
ス方式によって故障テストを行う。
【００２７】〔第１の実施形態〕図１は、本発明の第１
の実施形態に係る半導体集積回路を示すブロック図であ
る。同図において、本実施形態の半導体集積回路１０
は、電源電圧ＶDDと接地電圧ＶSSが印加され、組み合わ
せ回路１１と、Ｄフリップフロップ１３ａ〜１３ｆと、
特許請求の範囲の検査手段に該当する検査回路１５と、
制御信号生成手段に該当する電圧生成回路１７と、電圧
判定手段に該当する電圧判定回路１９と、テスト制御端
子２１、インプット端子２３およびアウトプット端子２
５とを備えて構成されている。
の実施形態に係る半導体集積回路を示すブロック図であ
る。同図において、本実施形態の半導体集積回路１０
は、電源電圧ＶDDと接地電圧ＶSSが印加され、組み合わ
せ回路１１と、Ｄフリップフロップ１３ａ〜１３ｆと、
特許請求の範囲の検査手段に該当する検査回路１５と、
制御信号生成手段に該当する電圧生成回路１７と、電圧
判定手段に該当する電圧判定回路１９と、テスト制御端
子２１、インプット端子２３およびアウトプット端子２
５とを備えて構成されている。
【００２８】なお、Ｄフリップフロップ（以下、単に
「ＦＦ」という。）１３ａ〜１３ｆのうち、ＦＦ１３ａ
〜１３ｃは組み合わせ回路１１の入力側の順序回路を構
成し、ＦＦ１３ｄ〜１３ｆは組み合わせ回路１１の出力
側の順序回路を構成している。なお、故障テストはスキ
ャンパス方式で行われるため、故障テスト動作時、特許
請求の範囲の第１のスキャンパス回路に該当するＦＦ１
３ａ〜１３ｃおよび第２のスキャンパス回路に該当する
ＦＦ１３ｄ〜１３ｆはシフトレジスタとして動作するス
キャンパス回路を構成する。図１は、故障テスト動作時
（以下、単に「テスト動作時」という。）の配線を示し
ている。
「ＦＦ」という。）１３ａ〜１３ｆのうち、ＦＦ１３ａ
〜１３ｃは組み合わせ回路１１の入力側の順序回路を構
成し、ＦＦ１３ｄ〜１３ｆは組み合わせ回路１１の出力
側の順序回路を構成している。なお、故障テストはスキ
ャンパス方式で行われるため、故障テスト動作時、特許
請求の範囲の第１のスキャンパス回路に該当するＦＦ１
３ａ〜１３ｃおよび第２のスキャンパス回路に該当する
ＦＦ１３ｄ〜１３ｆはシフトレジスタとして動作するス
キャンパス回路を構成する。図１は、故障テスト動作時
（以下、単に「テスト動作時」という。）の配線を示し
ている。
【００２９】以下、本実施形態の半導体集積回路１０が
有する各構成要素について説明する。まず、組み合わせ
回路１１について説明する。組み合わせ回路１１は、従
来と同様、ＦＦ１３ａ〜１３ｃの各々から入力された３
組のデータに対して論理演算を行い、３組のデータを出
力するものである。なお、組み合わせ回路１１から出力
された３組のデータは、ＦＦ１３ｄ〜１３ｆに入力され
る。
有する各構成要素について説明する。まず、組み合わせ
回路１１について説明する。組み合わせ回路１１は、従
来と同様、ＦＦ１３ａ〜１３ｃの各々から入力された３
組のデータに対して論理演算を行い、３組のデータを出
力するものである。なお、組み合わせ回路１１から出力
された３組のデータは、ＦＦ１３ｄ〜１３ｆに入力され
る。
【００３０】次に、ＦＦ１３ａ〜１３ｆについて説明す
る。ＦＦ１３ａ〜１３ｆは、図２に示すように、出力回
路５１を出力側に備え、特許請求の範囲の第１の入力回
路に該当する通常動作入力回路５３と、第２の入力回路
に該当するテスト動作入力回路５５とを入力側に備えて
構成されている。出力回路５１は、アウトプット端子２
５に接続されたＱ端子を有している。また、通常動作入
力回路５３は、通常動作時に選択され、テスト制御端子
２１に接続されたＮ端子と、インプット端子２３に接続
されたＤ端子とを有しており、トライステートインバー
タ回路を構成している。また、テスト動作入力回路５５
は、テスト動作時に選択され、電圧生成回路１７に接続
されたＴ端子と、インプット端子に接続されたＤＴ端子
を有しており、通常動作入力回路５３と同様、トライス
テートインバータ回路を構成している。各ＦＦにおい
て、通常動作入力回路５３およびテスト動作入力回路５
５のいずれが選択されるかについては、Ｎ端子およびＴ
端子に入力される各信号によって決定される。
る。ＦＦ１３ａ〜１３ｆは、図２に示すように、出力回
路５１を出力側に備え、特許請求の範囲の第１の入力回
路に該当する通常動作入力回路５３と、第２の入力回路
に該当するテスト動作入力回路５５とを入力側に備えて
構成されている。出力回路５１は、アウトプット端子２
５に接続されたＱ端子を有している。また、通常動作入
力回路５３は、通常動作時に選択され、テスト制御端子
２１に接続されたＮ端子と、インプット端子２３に接続
されたＤ端子とを有しており、トライステートインバー
タ回路を構成している。また、テスト動作入力回路５５
は、テスト動作時に選択され、電圧生成回路１７に接続
されたＴ端子と、インプット端子に接続されたＤＴ端子
を有しており、通常動作入力回路５３と同様、トライス
テートインバータ回路を構成している。各ＦＦにおい
て、通常動作入力回路５３およびテスト動作入力回路５
５のいずれが選択されるかについては、Ｎ端子およびＴ
端子に入力される各信号によって決定される。
【００３１】特に、本実施形態において、テスト動作
時、テスト動作入力回路５５のＴ端子には電源電圧ＶDD
と接地電圧ＶSSの間の中間電圧ＶMが電圧生成回路１７
から印加される。Ｔ端子に中間電圧ＶMを印加した場
合、電源電圧ＶDDを印加した場合と比較して、ＤＴ端子
に入力されたデータの出力変化量がなだらかになるた
め、出力回路５１のＱ端子から出力されるデータの遅延
時間が長くなる。このようにして遅延時間を長くするこ
とができれば、従来のようにインバータやラッチを構成
する必要がないため、半導体集積回路の実装面積を小さ
くすることができる。
時、テスト動作入力回路５５のＴ端子には電源電圧ＶDD
と接地電圧ＶSSの間の中間電圧ＶMが電圧生成回路１７
から印加される。Ｔ端子に中間電圧ＶMを印加した場
合、電源電圧ＶDDを印加した場合と比較して、ＤＴ端子
に入力されたデータの出力変化量がなだらかになるた
め、出力回路５１のＱ端子から出力されるデータの遅延
時間が長くなる。このようにして遅延時間を長くするこ
とができれば、従来のようにインバータやラッチを構成
する必要がないため、半導体集積回路の実装面積を小さ
くすることができる。
【００３２】次に、検査回路１５について説明する。検
査回路１５は、テスト動作時に、組み合わせ回路１１の
出力側の順序回路を構成する最も後段のＦＦ１３ｆから
スキャンアウトされたデータが期待値と一致しているか
について所定ビット分、検査するものである。なお、一
致していない場合、検査回路１５は、各ＦＦのＴ端子に
印加される中間電圧ＶMを調整するためのフィードバッ
ク信号を電圧生成回路１７に供給する。
査回路１５は、テスト動作時に、組み合わせ回路１１の
出力側の順序回路を構成する最も後段のＦＦ１３ｆから
スキャンアウトされたデータが期待値と一致しているか
について所定ビット分、検査するものである。なお、一
致していない場合、検査回路１５は、各ＦＦのＴ端子に
印加される中間電圧ＶMを調整するためのフィードバッ
ク信号を電圧生成回路１７に供給する。
【００３３】図３に、検査回路１５の内部構成を表した
ブロック図を示す。同図に示すように、検査回路１５
は、直列に接続されたスキャンパス回路（ＦＦ１３ａ〜
１３ｃ，１３ｄ〜１３ｆ）のスキャンチェーン段数と同
じ数（本実施形態では３つ）の特許請求の範囲の一致判
別手段に該当するＣＡＭ部３１ａ〜３１ｃ、全一致判別
手段に該当するＭＡＴＣＨ部３３、カウンタ手段に該当
するカウンタ３５、およびフィードバック信号出力手段
に該当するフィードバック信号出力部３７を有してい
る。
ブロック図を示す。同図に示すように、検査回路１５
は、直列に接続されたスキャンパス回路（ＦＦ１３ａ〜
１３ｃ，１３ｄ〜１３ｆ）のスキャンチェーン段数と同
じ数（本実施形態では３つ）の特許請求の範囲の一致判
別手段に該当するＣＡＭ部３１ａ〜３１ｃ、全一致判別
手段に該当するＭＡＴＣＨ部３３、カウンタ手段に該当
するカウンタ３５、およびフィードバック信号出力手段
に該当するフィードバック信号出力部３７を有してい
る。
【００３４】ＣＡＭ部３１ａ〜３１ｃは、予め設定され
た期待値とスキャンアウトされた１ビットのデータが一
致しているかを判別するものであり、ＭＡＴＣＨ部３３
は、ＣＡＭ部３１ａ〜３１ｃで判別した３ビットのデー
タが全て一致しているかを判断するものである。また、
カウンタ３５は、ＭＡＴＣＨ部３３で３ビットのデータ
のうちいずれかが一致していないと判断されたときにイ
ンクリメントするものであり、フィードバック信号出力
部３７は、カウンタ３５でインクリメントされる度に、
中間電位ＶMが１ランクだけレベルアップするようなフ
ィードバック信号を出力するものである。なお、本実施
形態において、フィードバック信号はＳＣ[１]とＳＣ
[２]の２ビットである。
た期待値とスキャンアウトされた１ビットのデータが一
致しているかを判別するものであり、ＭＡＴＣＨ部３３
は、ＣＡＭ部３１ａ〜３１ｃで判別した３ビットのデー
タが全て一致しているかを判断するものである。また、
カウンタ３５は、ＭＡＴＣＨ部３３で３ビットのデータ
のうちいずれかが一致していないと判断されたときにイ
ンクリメントするものであり、フィードバック信号出力
部３７は、カウンタ３５でインクリメントされる度に、
中間電位ＶMが１ランクだけレベルアップするようなフ
ィードバック信号を出力するものである。なお、本実施
形態において、フィードバック信号はＳＣ[１]とＳＣ
[２]の２ビットである。
【００３５】次に、電圧生成回路１７について説明す
る。電圧生成回路１７は、テスト動作時に各ＦＦのＴ端
子に印加する中間電圧ＶMを、検査回路１５からのフィ
ードバック信号ＳＣ[１]，ＳＣ[２]に基づいて生成する
ものである。但し、電圧生成回路１７は、電源電圧ＶDD
の２／３や１／２といった複数種類の中間電圧ＶMを生
成することができる。どの中間電圧ＶMを生成して出力
するかはデフォルト設定および検査回路１５からのフィ
ードバック信号ＳＣ[１]，ＳＣ[２]によって決定され
る。
る。電圧生成回路１７は、テスト動作時に各ＦＦのＴ端
子に印加する中間電圧ＶMを、検査回路１５からのフィ
ードバック信号ＳＣ[１]，ＳＣ[２]に基づいて生成する
ものである。但し、電圧生成回路１７は、電源電圧ＶDD
の２／３や１／２といった複数種類の中間電圧ＶMを生
成することができる。どの中間電圧ＶMを生成して出力
するかはデフォルト設定および検査回路１５からのフィ
ードバック信号ＳＣ[１]，ＳＣ[２]によって決定され
る。
【００３６】例えば、本実施形態では、フィードバック
信号が２ビットなので、電圧生成回路１７で生成可能な
中間電圧ＶMが４種類「ＶDD／４、ＶDD／３、ＶDD／
２、２ＶDD／３」であるとする。テスト開始時、電圧生
成回路１７はデフォルトに設定されている最も低い中間
電圧ＶDD／４をＴ端子に印加する。当該中間電圧でスキ
ャンアウトされたデータが検査回路１５で検査され、そ
の結果、データにエラーがある場合は中間電位をＶDD／
３とするよう指示するフィードバック信号が出力され、
電圧生成回路１７に入力されるため、電圧生成回路１７
は中間電位ＶDD／３を生成してＴ端末に印加する。同様
に、ＶDD／２でスキャンアウトされたデータにエラーが
ある場合は中間電圧がＶDD／２に調整される。但し、最
もレベルの高い２ＶDD／３でもエラーがある場合はフェ
ール（ＦＡＩＬ）と判断し、故障テストを終了する。
信号が２ビットなので、電圧生成回路１７で生成可能な
中間電圧ＶMが４種類「ＶDD／４、ＶDD／３、ＶDD／
２、２ＶDD／３」であるとする。テスト開始時、電圧生
成回路１７はデフォルトに設定されている最も低い中間
電圧ＶDD／４をＴ端子に印加する。当該中間電圧でスキ
ャンアウトされたデータが検査回路１５で検査され、そ
の結果、データにエラーがある場合は中間電位をＶDD／
３とするよう指示するフィードバック信号が出力され、
電圧生成回路１７に入力されるため、電圧生成回路１７
は中間電位ＶDD／３を生成してＴ端末に印加する。同様
に、ＶDD／２でスキャンアウトされたデータにエラーが
ある場合は中間電圧がＶDD／２に調整される。但し、最
もレベルの高い２ＶDD／３でもエラーがある場合はフェ
ール（ＦＡＩＬ）と判断し、故障テストを終了する。
【００３７】このように、電圧生成回路１７は、テスト
動作時に、各ＦＦのテスト動作入力回路５５が有するＴ
端子に中間電圧ＶMを印加するが、テスト動作時と通常
動作時との判断はテスト制御端子２１からの信号ＳＣ
[０]によって判断している。このため、テスト制御端子
２１は、各ＦＦの通常動作入力回路５３が有するＮ端子
に接続されているだけでなく電圧生成回路１７にも接続
されている。
動作時に、各ＦＦのテスト動作入力回路５５が有するＴ
端子に中間電圧ＶMを印加するが、テスト動作時と通常
動作時との判断はテスト制御端子２１からの信号ＳＣ
[０]によって判断している。このため、テスト制御端子
２１は、各ＦＦの通常動作入力回路５３が有するＮ端子
に接続されているだけでなく電圧生成回路１７にも接続
されている。
【００３８】図４に、電圧生成回路１７の内部構成を表
す回路図を示す。図４（ａ）は電圧生成回路１７の第１
実施例であり、図４（ｂ）は電圧生成回路１７の第２実
施例である。なお、図４（ａ）に示した例では通常動作
時に電源電圧ＶDDを出力し、図４（ｂ）に示した例では
通常動作時に接地電圧ＶSSを出力する。どちらの電圧生
成回路を使用するかは、当該電圧がＴ端子を介してＰｃ
ｈおよびＮｃｈのどちらのＦＥＴに印加されるかによ
る。なお、図２に示したＦＦでは図４（ａ）の電圧生成
回路１７が用いられる。
す回路図を示す。図４（ａ）は電圧生成回路１７の第１
実施例であり、図４（ｂ）は電圧生成回路１７の第２実
施例である。なお、図４（ａ）に示した例では通常動作
時に電源電圧ＶDDを出力し、図４（ｂ）に示した例では
通常動作時に接地電圧ＶSSを出力する。どちらの電圧生
成回路を使用するかは、当該電圧がＴ端子を介してＰｃ
ｈおよびＮｃｈのどちらのＦＥＴに印加されるかによ
る。なお、図２に示したＦＦでは図４（ａ）の電圧生成
回路１７が用いられる。
【００３９】また、図４に示したように、電圧生成回路
１７はスイッチ素子を３つ有しているが、各スイッチ素
子には、検査回路１５から送られた信号ＳＣ[１]，ＳＣ
[２]およびテスト制御端子２１から入力されたＳＣ[０]
が入力される。図５に、スイッチ素子の概念図（ａ）お
よび回路構成図（ｂ）を示す。
１７はスイッチ素子を３つ有しているが、各スイッチ素
子には、検査回路１５から送られた信号ＳＣ[１]，ＳＣ
[２]およびテスト制御端子２１から入力されたＳＣ[０]
が入力される。図５に、スイッチ素子の概念図（ａ）お
よび回路構成図（ｂ）を示す。
【００４０】次に、電圧判定回路１９について説明す
る。電圧判定回路１９は、テスト動作時には、電圧生成
回路１７から各ＦＦのＴ端子に印加される中間電圧ＶM
が所望の電圧レベルであるかを判定し、通常動作時に
は、電圧生成回路１７から信号が出力されていないか、
すなわち電圧が“０”であるかを判定するものである。
これらの判定において所望の条件を満たさない場合、電
圧判定回路１９はフェール（ＦＡＩＬ）と判断し、故障
テストを終了する。図６に、電圧判定回路１９の内部構
成を表した回路図を示す。
る。電圧判定回路１９は、テスト動作時には、電圧生成
回路１７から各ＦＦのＴ端子に印加される中間電圧ＶM
が所望の電圧レベルであるかを判定し、通常動作時に
は、電圧生成回路１７から信号が出力されていないか、
すなわち電圧が“０”であるかを判定するものである。
これらの判定において所望の条件を満たさない場合、電
圧判定回路１９はフェール（ＦＡＩＬ）と判断し、故障
テストを終了する。図６に、電圧判定回路１９の内部構
成を表した回路図を示す。
【００４１】次に、以上説明した構成要素を備えた本実
施形態の半導体集積回路１０が行うスキャンパス方式に
よる故障テスト方法について、図７のフローチャートを
用いて説明する。テストモードになると、ＦＦ１３ａ〜
１３ｆはシフトレジスタを構成する。また、テスト制御
端子２１からは通常モードとは異なる電位の信号ＳＣ
[０]が各ＦＦのＮ端子に入力され、電圧生成回路１７か
らはデフォルトの中間電圧ＶMが各ＦＦのＴ端子に印加
される。
施形態の半導体集積回路１０が行うスキャンパス方式に
よる故障テスト方法について、図７のフローチャートを
用いて説明する。テストモードになると、ＦＦ１３ａ〜
１３ｆはシフトレジスタを構成する。また、テスト制御
端子２１からは通常モードとは異なる電位の信号ＳＣ
[０]が各ＦＦのＮ端子に入力され、電圧生成回路１７か
らはデフォルトの中間電圧ＶMが各ＦＦのＴ端子に印加
される。
【００４２】まず、ステップＳ１０１では、電圧判定回
路１９は、Ｔ端子に印加されている中間電圧ＶMが所望
のレベルであるかを判定し、条件を満たしていればステ
ップＳ１０３に進み、条件を満たしていなければフェー
ル（ＦＡＩＬ）と判断し故障テストを終了する。次に、
ステップＳ１０３では、インプット端子２３から最前段
のＦＦ１３ａのＤＴ端子にデータがスキャンインされ
る。次に、ステップＳ１０５では、スキャンインされた
データに対して論理演算されたデータをスキャン・フリ
ップフロップで保持（キャプチャ）する。次に、ステッ
プＳ１０７では、シフト動作で最後段のＦＦ１３ｆから
データをスキャンアウトする。
路１９は、Ｔ端子に印加されている中間電圧ＶMが所望
のレベルであるかを判定し、条件を満たしていればステ
ップＳ１０３に進み、条件を満たしていなければフェー
ル（ＦＡＩＬ）と判断し故障テストを終了する。次に、
ステップＳ１０３では、インプット端子２３から最前段
のＦＦ１３ａのＤＴ端子にデータがスキャンインされ
る。次に、ステップＳ１０５では、スキャンインされた
データに対して論理演算されたデータをスキャン・フリ
ップフロップで保持（キャプチャ）する。次に、ステッ
プＳ１０７では、シフト動作で最後段のＦＦ１３ｆから
データをスキャンアウトする。
【００４３】次に、ステップＳ１０９では、スキャンア
ウトされたデータが期待値と一致しているかについて検
査して、一致していれば一連の処理を終了し、一致して
いなければステップＳ１１１に進み、中間電圧ＶMをレ
ベルアップするためのフィードバック信号ＳＣ[１]，Ｓ
Ｃ[２]を電圧生成回路１７に送り、ステップＳ１０１の
中間電圧判定ステップに戻る。なお、当該ステップＳ１
０９では、最も低いレベルの中間電圧により得られたデ
ータを検査した結果、一致していなければフェール（Ｆ
ＡＩＬ）と判断し故障テストを終了する。
ウトされたデータが期待値と一致しているかについて検
査して、一致していれば一連の処理を終了し、一致して
いなければステップＳ１１１に進み、中間電圧ＶMをレ
ベルアップするためのフィードバック信号ＳＣ[１]，Ｓ
Ｃ[２]を電圧生成回路１７に送り、ステップＳ１０１の
中間電圧判定ステップに戻る。なお、当該ステップＳ１
０９では、最も低いレベルの中間電圧により得られたデ
ータを検査した結果、一致していなければフェール（Ｆ
ＡＩＬ）と判断し故障テストを終了する。
【００４４】次に、本実施形態の半導体集積回路１０を
用いてスキャンパス方式により故障テストを行った際の
タイミングチャートについて、図８を参照して説明す
る。図８は、故障テストを行った際のタイミングチャー
トの一例である。当該例は、テストモードとなって検査
回路１５で最初に検査した結果がエラーであったため中
間電圧ＶMをレベルアップして、その結果、２回目の検
査ではエラー無しのため故障テストが完了した例であ
る。
用いてスキャンパス方式により故障テストを行った際の
タイミングチャートについて、図８を参照して説明す
る。図８は、故障テストを行った際のタイミングチャー
トの一例である。当該例は、テストモードとなって検査
回路１５で最初に検査した結果がエラーであったため中
間電圧ＶMをレベルアップして、その結果、２回目の検
査ではエラー無しのため故障テストが完了した例であ
る。
【００４５】同図に示すように、初回のスキャンインお
よびスキャンアウトの段階では、電圧生成回路１７から
ＦＦのＴ端子に印加される中間電圧ＶMがデフォルトの
ＶDD／２であるが、初回の検査ではエラー有りと判断し
て、中間電圧ＶMをレベルアップするよう検査回路１５
からフィードバック信号ＳＣ[１]，ＳＣ[２]＝[１，０]
を電圧生成回路１７に供給する。すると、次回のスキャ
ンインおよびスキャンアウトの段階では、ＶDD／２より
もレベルが高い中間電圧ＶMがＦＦのＴ端子に印加さ
れ、スキャン動作における遅延時間が長くなる。そし
て、次回の検査でエラー無しと判断されると、検査回路
１５のｏｕｔ端子からエラー無しを示す信号が出力され
る。
よびスキャンアウトの段階では、電圧生成回路１７から
ＦＦのＴ端子に印加される中間電圧ＶMがデフォルトの
ＶDD／２であるが、初回の検査ではエラー有りと判断し
て、中間電圧ＶMをレベルアップするよう検査回路１５
からフィードバック信号ＳＣ[１]，ＳＣ[２]＝[１，０]
を電圧生成回路１７に供給する。すると、次回のスキャ
ンインおよびスキャンアウトの段階では、ＶDD／２より
もレベルが高い中間電圧ＶMがＦＦのＴ端子に印加さ
れ、スキャン動作における遅延時間が長くなる。そし
て、次回の検査でエラー無しと判断されると、検査回路
１５のｏｕｔ端子からエラー無しを示す信号が出力され
る。
【００４６】以上説明したように、本実施形態の半導体
集積回路１０では、電圧生成回路１７から各ＦＦ１３ａ
〜１３ｆが有するテスト動作入力回路５５のＴ端子に印
加される中間電圧ＶMが電源電圧ＶDDと接地電圧ＶSSの
間の電位であるため、Ｑ端子から出力されるデータの遅
延時間を長くすることができる。したがって、従来のよ
うにインバータやラッチ等を回路中に構成する必要がな
くなるため、半導体集積回路の実装面積を小さくするこ
とができる。
集積回路１０では、電圧生成回路１７から各ＦＦ１３ａ
〜１３ｆが有するテスト動作入力回路５５のＴ端子に印
加される中間電圧ＶMが電源電圧ＶDDと接地電圧ＶSSの
間の電位であるため、Ｑ端子から出力されるデータの遅
延時間を長くすることができる。したがって、従来のよ
うにインバータやラッチ等を回路中に構成する必要がな
くなるため、半導体集積回路の実装面積を小さくするこ
とができる。
【００４７】さらに、検査回路１５による検査の結果、
スキャンアウトされたデータにエラーが有る場合は、中
間電圧ＶMを１ランクずつレベルアップすることで遅延
時間を可変に設定することができるため、デバイスの遅
延特性にばらつきがあっても柔軟に対応することができ
る。したがって、微細化プロセスが進んでデバイスのば
らつきが大きくなっても、ホールドエラー等の誤動作を
防止できる。
スキャンアウトされたデータにエラーが有る場合は、中
間電圧ＶMを１ランクずつレベルアップすることで遅延
時間を可変に設定することができるため、デバイスの遅
延特性にばらつきがあっても柔軟に対応することができ
る。したがって、微細化プロセスが進んでデバイスのば
らつきが大きくなっても、ホールドエラー等の誤動作を
防止できる。
【００４８】以下、本実施形態の半導体集積回路１０が
有する各ＦＦ１３ａ〜１３ｆが有する通常動作入力回路
５３の変形例について説明する。まず、第１の変形例で
は、図９および図１０に示すように、ＦＥＴのソース電
圧として電源電圧ＶDD、接地電圧ＶSSの代わりにＶcp、
Ｖcnを印加し、ソース電圧Ｖcpが印加されているＦＥＴ
の基板バイアス電圧をＶDDに、ソース電圧Ｖcnが印加さ
れているＦＥＴの基板バイアス電圧をＶSSにする。な
お、Ｖcpとはテスト動作入力回路５５のＴ端子に印加さ
れた電圧、すなわち中間電圧ＶMであり、Ｖcnとは電源
電圧ＶDDよりソース電圧Ｖcpを差し引いた反転電圧であ
る。この場合、テスト動作時、リーク電流が減少するた
め消費電流を小さくすることができる。
有する各ＦＦ１３ａ〜１３ｆが有する通常動作入力回路
５３の変形例について説明する。まず、第１の変形例で
は、図９および図１０に示すように、ＦＥＴのソース電
圧として電源電圧ＶDD、接地電圧ＶSSの代わりにＶcp、
Ｖcnを印加し、ソース電圧Ｖcpが印加されているＦＥＴ
の基板バイアス電圧をＶDDに、ソース電圧Ｖcnが印加さ
れているＦＥＴの基板バイアス電圧をＶSSにする。な
お、Ｖcpとはテスト動作入力回路５５のＴ端子に印加さ
れた電圧、すなわち中間電圧ＶMであり、Ｖcnとは電源
電圧ＶDDよりソース電圧Ｖcpを差し引いた反転電圧であ
る。この場合、テスト動作時、リーク電流が減少するた
め消費電流を小さくすることができる。
【００４９】また、第２の変形例では、ソース電圧はそ
のままで、ソース電圧が電源電圧Ｖ DDのＦＥＴの基板バ
イアス電圧をＶcpとし、ソース電圧が接地電圧ＶSSのＦ
ＥＴの基板バイアス電圧をＶcnにする。この場合、テス
ト動作時のリーク電流は増えるがフォワードバイアスが
かかるためバイアス電流が大きくなり、その結果、電圧
降下が大きくなってドレイン電流が小さくなる。ドレイ
ン電流が小さくなると遅延時間が長くなる。
のままで、ソース電圧が電源電圧Ｖ DDのＦＥＴの基板バ
イアス電圧をＶcpとし、ソース電圧が接地電圧ＶSSのＦ
ＥＴの基板バイアス電圧をＶcnにする。この場合、テス
ト動作時のリーク電流は増えるがフォワードバイアスが
かかるためバイアス電流が大きくなり、その結果、電圧
降下が大きくなってドレイン電流が小さくなる。ドレイ
ン電流が小さくなると遅延時間が長くなる。
【００５０】また、第３の変形例では、図１１に示すよ
うに、通常動作入力回路５３およびテスト動作入力回路
５５を併せてトランスファーゲートで構成する。この場
合、素子数を減らすことができる。さらに、第４の変形
例では、図１２に示すように、各ＦＦの出力回路５１に
遅延回路１２Ｂを設けることによって遅延時間を長くす
る。この場合、遅延回路１２Ｂのソース・ドレイン電流
が削減されることにより消費電流を小さくでき、かつ、
遅延時間を長くすることができる。
うに、通常動作入力回路５３およびテスト動作入力回路
５５を併せてトランスファーゲートで構成する。この場
合、素子数を減らすことができる。さらに、第４の変形
例では、図１２に示すように、各ＦＦの出力回路５１に
遅延回路１２Ｂを設けることによって遅延時間を長くす
る。この場合、遅延回路１２Ｂのソース・ドレイン電流
が削減されることにより消費電流を小さくでき、かつ、
遅延時間を長くすることができる。
【００５１】なお、図１５に示したような、ダイナミッ
ク型等のＦＦでデータ入力端子がＰＭＯＳまたはＮＭＯ
Ｓだけに接続されたタイプのスキャン用データパスと通
常データパスがＦＦに内蔵した回路についても、本実施
形態を採用すれば、同様の効果が得られる。
ク型等のＦＦでデータ入力端子がＰＭＯＳまたはＮＭＯ
Ｓだけに接続されたタイプのスキャン用データパスと通
常データパスがＦＦに内蔵した回路についても、本実施
形態を採用すれば、同様の効果が得られる。
【００５２】本実施形態では、検査回路１５および電圧
判定回路１９を半導体集積回路１０内に設けたが、外付
けにしても良い。
判定回路１９を半導体集積回路１０内に設けたが、外付
けにしても良い。
【００５３】〔第２の実施形態〕第１の実施形態の半導
体集積回路１０では、各ＦＦ１３ａ〜１３ｆが有するテ
スト動作入力回路５５は１つだけであったが、第２の実
施形態では、図１３に示すように、テスト動作入力回路
５５を複数有しており、遅延時間がそれぞれ異なる。し
たがって、複数のテスト動作入力回路５５の中から適当
な回路を選択すれば、第１の実施形態と同様に遅延時間
を可変とすることができる。したがって、デバイスの遅
延特性にばらつきがあっても柔軟に対応することができ
る。
体集積回路１０では、各ＦＦ１３ａ〜１３ｆが有するテ
スト動作入力回路５５は１つだけであったが、第２の実
施形態では、図１３に示すように、テスト動作入力回路
５５を複数有しており、遅延時間がそれぞれ異なる。し
たがって、複数のテスト動作入力回路５５の中から適当
な回路を選択すれば、第１の実施形態と同様に遅延時間
を可変とすることができる。したがって、デバイスの遅
延特性にばらつきがあっても柔軟に対応することができ
る。
【００５４】なお、本実施形態の場合、電圧生成回路１
７は、各ＦＦに中間電圧ＶMを印加するのではなく、検
査回路１５からのフィードバック信号またはデフォルト
で適当なテスト動作入力回路５５を選択するための信号
を出力する。
７は、各ＦＦに中間電圧ＶMを印加するのではなく、検
査回路１５からのフィードバック信号またはデフォルト
で適当なテスト動作入力回路５５を選択するための信号
を出力する。
【００５５】
【発明の効果】以上説明したように、本発明に係るスキ
ャンパス回路および当該スキャンパス回路を備えた半導
体集積回路によれば、インバータやラッチを設けずにデ
ータの遅延時間を長くすることができるため、実装面積
を小さくすることができる。また、微細化プロセスが進
んでデバイスのばらつきが大きくなっても柔軟に対応す
ることができ、ホールドエラー等の誤動作をより効果的
に防止できる。
ャンパス回路および当該スキャンパス回路を備えた半導
体集積回路によれば、インバータやラッチを設けずにデ
ータの遅延時間を長くすることができるため、実装面積
を小さくすることができる。また、微細化プロセスが進
んでデバイスのばらつきが大きくなっても柔軟に対応す
ることができ、ホールドエラー等の誤動作をより効果的
に防止できる。
【図１】本発明の第１の実施形態に係る半導体集積回路
を示すブロック図
を示すブロック図
【図２】第１の実施形態の半導体集積回路が有するフリ
ップフロップの内部構成を示す回路図
ップフロップの内部構成を示す回路図
【図３】検査回路の内部構成を表したブロック図
【図４】電圧生成回路の内部構成を示す回路図
【図５】スイッチ素子の概念図（ａ）および回路構成図
（ｂ）
（ｂ）
【図６】電圧判定回路の内部構成を示す回路図
【図７】第１の実施形態の半導体集積回路が行うスキャ
ンパス方式による故障テスト方法を示すフローチャート
ンパス方式による故障テスト方法を示すフローチャート
【図８】第１の実施形態の半導体集積回路を用いてスキ
ャンパス方式により故障テストを行った際のタイミング
チャート
ャンパス方式により故障テストを行った際のタイミング
チャート
【図９】第１の変形例のフリップフロップの内部構成を
示す回路図
示す回路図
【図１０】第１の変形例のフリップフロップの内部構成
を示す回路図
を示す回路図
【図１１】第３の変形例のトランスファーゲートで構成
された通常動作入力回路およびテスト動作入力回路を示
す回路図
された通常動作入力回路およびテスト動作入力回路を示
す回路図
【図１２】第４の変形例のフリップフロップの内部構成
を示す回路図
を示す回路図
【図１３】第２の実施形態の半導体集積回路が有するフ
リップフロップの内部構成を示す回路図
リップフロップの内部構成を示す回路図
【図１４】Ｄフリップフロップと組み合わせ回路によっ
て構成された従来の論理回路を示すブロック図
て構成された従来の論理回路を示すブロック図
【図１５】ダイナミック型等のＦＦでデータ入力端子が
ＰＭＯＳまたはＮＭＯＳだけに接続されたタイプのスキ
ャン用データパスと通常データパスがＦＦに内蔵した回
路を示す回路図
ＰＭＯＳまたはＮＭＯＳだけに接続されたタイプのスキ
ャン用データパスと通常データパスがＦＦに内蔵した回
路を示す回路図
１０ 半導体集積回路
１１ 組み合わせ回路
１３ａ〜１３ｆ Ｄフリップフロップ（ＦＦ）
１５ 検査回路
１７ 電圧生成回路
１９ 電圧判定回路
２１ テスト制御端子
２３ インプット端子
２５ アウトプット端子
３１ａ〜３１ｃ ＣＡＭ部
３３ ＭＡＴＣＨ部
３５ カウンタ
３７ フィードバック信号出力部
５１ 出力回路
５３ 通常動作入力回路
５５ テスト動作入力回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA00 AC14 AK07 AK15 AL16
4M106 AA01 AA02 AA04 AC07 CA70
5F038 CD15 DT06 DT09 DT15 EZ20
Claims (15)
- 【請求項１】 通常モードとは別のモード時にシフトレ
ジスタとして動作する、複数のフリップフロップから構
成されたスキャンパス回路であって、 各フリップフロップは、 通常モード時に選択され、前記通常モード時に所定のタ
イミングでデータが入力される第１の入力回路と、 通常モードとは別のモード時に選択され、前記別のモー
ド時に所定のタイミングでデータが入力される第２の入
力回路と、 前記第１の入力回路または前記第２の入力回路に入力さ
れたデータに応じて所定のデータを出力する出力回路
と、を備え、 前記第１の入力回路および前記第２の入力回路は、モー
ド毎に異なる制御信号が入力される端子をそれぞれ有
し、 通常モードとは別のモード時に、前記第２の入力回路の
前記端子に入力される制御信号の電圧レベルを変えるこ
とを特徴とするスキャンパス回路。 - 【請求項２】 通常モードとは別のモード時にシフトレ
ジスタとして動作する、複数のフリップフロップから構
成されたスキャンパス回路であって、 各フリップフロップは、 通常モード時に選択され、前記通常モード時に所定のタ
イミングでデータが入力される第１の入力回路と、 通常モードとは別のモード時に選択され、前記別のモー
ド時に所定のタイミングで入力されたデータの出力変化
量がそれぞれ異なる複数の第２の入力回路と、 前記第１の入力回路または前記複数の第２の入力回路の
いずれかに入力されたデータに応じて所定のデータを出
力する出力回路と、を備え、 前記第１の入力回路および前記複数の第２の入力回路
は、モード毎に異なる制御信号が入力される端子をそれ
ぞれ有し、 通常モードとは別のモード時に、前記複数の第２の入力
回路がそれぞれ有する前記端子のいずれかに入力される
制御信号の電圧レベルを変えることを特徴とするスキャ
ンパス回路。 - 【請求項３】 通常モードとは別のモード時にシフトレ
ジスタとして動作する、複数のフリップフロップから構
成されたスキャンパス回路であって、 各フリップフロップは、 所定のタイミングでデータが入力される入力回路と、 前記入力回路に入力されたデータに応じて所定のデータ
を出力する出力回路と、を備え、 前記出力回路から出力されるデータの前記入力回路に入
力されたデータに対する遅延時間は、通常モード時と通
常モードとは別のモードとで異なることを特徴とするス
キャンパス回路。 - 【請求項４】 前記第１の入力回路または前記第２の入
力回路は、前記制御信号と入力データとによって制御さ
れるトライステートインバータ回路によって構成され、 各トライステートインバータ回路の出力は共通に接続さ
れていることを特徴とする請求項１または２記載のスキ
ャンパス回路。 - 【請求項５】 前記第１の入力回路または前記第２の入
力回路は、前記制御信号と入力データとによって制御さ
れるトランスファーゲート回路によって構成され、 各トランスファーゲート回路の出力は共通に接続されて
いることを特徴とする請求項１または２記載のスキャン
パス回路。 - 【請求項６】 前記トライステートインバータ回路は、
通常モード時、前記制御信号と同レベルの電圧を電源電
圧の代わりに印加し、前記電源電圧から前記制御信号と
同レベルの電圧を引いた値の電圧を接地電圧の代わりに
印加することを特徴とする請求項５記載のスキャンパス
回路。 - 【請求項７】 通常モード時、前記トライステートイン
バータ回路の基板バイアス電圧が前記制御信号と同レベ
ルの電圧または電源電圧から前記制御信号と同レベルの
電圧を引いた値の電圧であることを特徴とする請求項５
記載のスキャンパス回路。 - 【請求項８】 通常モードとは別のモード時、前記制御
信号と同レベルの電圧を前記フリップフロップの電源電
圧の代わりに印加し、前記電源電圧から前記制御信号と
同レベルの電圧を引いた値の電圧を前記フリップフロッ
プの接地電圧の代わりに印加することを特徴とする請求
項３記載のスキャンパス回路。 - 【請求項９】 通常モードとは別のモード時に、データ
がスキャンインされる請求項１、２、３、４、５、６、
７または８に記載のスキャンパス回路（以下「第１のス
キャンパス回路」という。）と、 前記第１のスキャンパス回路から入力されたデータに対
して論理演算を行う組み合わせ回路と、 通常モードとは別のモード時に、データをスキャンアウ
トする請求項１、２、３、４、５、６、７または８に記
載のスキャンパス回路（以下「第２のスキャンパス回
路」という。）と、を備えた半導体集積回路であって、 前記第１のスキャンパス回路および前記第２のスキャン
パス回路が有する第２の入力回路の各端子に入力する制
御信号を生成する制御信号生成手段を備えたことを特徴
とする半導体集積回路。 - 【請求項１０】 前記制御信号生成手段は、 通常モードとは別のモード時に、前記第２のスキャンパ
ス回路からスキャンアウトされたデータが検査された結
果、前記スキャンアウトされたデータにエラーが含まれ
ているとき受信する信号に基づいて、前記制御信号の電
圧レベルを変化させることを特徴とする請求項９記載の
半導体集積回路。 - 【請求項１１】 通常モードとは別のモード時に、前記
第２のスキャンパス回路からスキャンアウトされたデー
タにエラーが含まれているかを検査する検査手段を備
え、 前記検査手段は、検査の結果、前記スキャンアウトされ
たデータにエラーが含まれているとき、前記制御信号の
電圧レベルを変化させるフィードバック信号を前記制御
信号生成手段に対して出力することを特徴とする請求項
９または１０記載の半導体集積回路。 - 【請求項１２】 前記検査手段は、 予め設定された期待値とスキャンアウトされた１ビット
のデータが一致しているかを判別する、前記第１のスキ
ャンパス回路および前記第２のスキャンパス回路のスキ
ャンチェーン段数と同じ数の一致判別手段と、 前記一致判別手段で全てのデータが一致しているかを判
別する全一致判別手段と、 前記全一致判別手段によっていずれかのデータが一致し
ていないと判断されたときインクリメントするカウンタ
手段と、 前記カウンタ手段でインクリメントされる度に、前記フ
ィードバック信号を出力するフィードバック信号出力手
段と、を有することを特徴とする請求項１１記載の半導
体集積回路。 - 【請求項１３】 前記制御信号生成手段が出力した制御
信号の電圧レベルが所望のレベルであるかを判定する電
圧判定手段を備えたことを特徴とする請求項９、１０、
１１または１２記載の半導体集積回路。 - 【請求項１４】 前記第１のスキャンパス回路は、スキ
ャンインされたデータをシフトし、 前記組み合わせ回路は、前記第１のスキャンパス回路か
ら入力されたデータに対して論理演算を行い、 前記第２のスキャンパス回路は、前記組み合わせ回路か
ら得られたデータをシフトしてスキャンアウトし、 前記検査手段は、前記スキャンアウトされたデータにエ
ラーが含まれているかを検査して、エラーが含まれてい
れば前記電圧判定手段に前記フィードバック信号を出力
し、 前記制御信号生成手段は、前記フィードバック信号に基
づいて前記制御信号の電圧レベルを再設定することを特
徴とする請求項１３記載の半導体集積回路。 - 【請求項１５】 前記電圧判定手段は、前記制御信号生
成手段が出力した制御信号の電圧レベルが所望のレベル
であるかを判定し、所望のレベルでなければフェールと
判断することを特徴とする請求項１４記載の半導体集積
回路。
Priority Applications (4)
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|---|---|---|---|
| JP2002116249A JP4130329B2 (ja) | 2002-04-18 | 2002-04-18 | スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 |
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|---|---|---|---|
| JP2002116249A JP4130329B2 (ja) | 2002-04-18 | 2002-04-18 | スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 |
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|---|---|
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| JP2002116249A Expired - Fee Related JP4130329B2 (ja) | 2002-04-18 | 2002-04-18 | スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028897A (ja) * | 2006-07-25 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその関連技術 |
| US7590908B2 (en) | 2005-01-31 | 2009-09-15 | Panasonic Corporation | Semiconductor integrated circuit and method for testing the same |
| KR20170012011A (ko) * | 2015-07-24 | 2017-02-02 | 삼성전자주식회사 | 하이브리드 연결부를 포함하는 하이브리드 칩 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7246282B2 (en) * | 2003-06-25 | 2007-07-17 | Hewlett-Packard Development Company, L.P. | Bypassing a device in a scan chain |
| JP2007256264A (ja) * | 2006-02-21 | 2007-10-04 | Mitsumi Electric Co Ltd | 半導体装置 |
| FR2906891B1 (fr) * | 2006-10-06 | 2008-12-19 | Commissariat Energie Atomique | Registre scan parametrique, circuit numerique et procede de test d'un circuit numerique a l'aide d'un tel registre |
| US20090187801A1 (en) * | 2008-01-17 | 2009-07-23 | Kamlesh Pandey | Method and system to perform at-speed testing |
| CN102062836B (zh) * | 2009-11-17 | 2013-02-06 | 三星半导体(中国)研究开发有限公司 | 扫描寄存器、扫描链、芯片及其测试方法 |
| JP2011149775A (ja) * | 2010-01-20 | 2011-08-04 | Renesas Electronics Corp | 半導体集積回路及びコアテスト回路 |
| KR20120000902A (ko) | 2010-06-28 | 2012-01-04 | 삼성전자주식회사 | 스캔 패스를 포함하는 집적 회로 |
| US9097764B2 (en) * | 2013-01-21 | 2015-08-04 | Texas Instruments Incorporated | Scan chain in an integrated circuit |
| US9948301B2 (en) | 2014-07-24 | 2018-04-17 | Samsung Electronics Co., Ltd | Hybrid chip comprising hybrid connector |
| CN110337712B (zh) * | 2016-12-16 | 2023-11-07 | 苹果公司 | 发光二极管(led)测试设备和制造方法 |
| CN107132469B (zh) * | 2017-03-29 | 2024-04-26 | 北京集创北方科技股份有限公司 | 多路信号检测方法和电路及控制芯片 |
| US10520547B2 (en) * | 2017-09-29 | 2019-12-31 | Silicon Laboratories Inc. | Transition scan coverage for cross clock domain logic |
| US11366162B2 (en) * | 2020-04-16 | 2022-06-21 | Mediatek Inc. | Scan output flip-flop with power saving feature |
| CN114280464B (zh) * | 2022-01-04 | 2023-10-13 | 上海南芯半导体科技股份有限公司 | 一种用于pad测试点的测试电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276913A (ja) | 1987-05-08 | 1988-11-15 | Mitsubishi Electric Corp | スキヤンパス |
| JP2751427B2 (ja) * | 1989-06-27 | 1998-05-18 | 富士通株式会社 | 半導体装置の製造方法 |
| TW198159B (ja) * | 1991-05-31 | 1993-01-11 | Philips Gloeicampenfabrieken Nv | |
| JPH0795016A (ja) | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | フリップフロップ回路及びスキャン回路 |
| JPH0983307A (ja) | 1995-09-08 | 1997-03-28 | Fujitsu Ltd | 論理回路及びその試験方法 |
| US6002284A (en) * | 1996-04-24 | 1999-12-14 | Texas Instruments Incorporated | Split-slave dual-path D flip flop |
| JPH09320290A (ja) | 1996-05-31 | 1997-12-12 | Kawasaki Steel Corp | シフトレジスタ |
| JP3586972B2 (ja) | 1996-06-10 | 2004-11-10 | 松下電器産業株式会社 | 半導体集積回路及びそのテスト方法 |
| JPH09330349A (ja) | 1996-06-12 | 1997-12-22 | Mitsubishi Electric Corp | スキャンパス回路自動生成装置 |
| JPH10267994A (ja) * | 1997-03-24 | 1998-10-09 | Oki Electric Ind Co Ltd | 集積回路 |
| US5936977A (en) * | 1997-09-17 | 1999-08-10 | Cypress Semiconductor Corp. | Scan path circuitry including a programmable delay circuit |
| JP2002009238A (ja) | 2000-06-19 | 2002-01-11 | Matsushita Electric Ind Co Ltd | スキャンパス設計方法 |
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- 2003-04-17 US US10/417,208 patent/US7124339B2/en not_active Expired - Lifetime
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2006
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| JP2008028897A (ja) * | 2006-07-25 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその関連技術 |
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