JPH11248797A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 効率化と高信頼性を実現したテスト回路を備
えた半導体集積回路装置を提供する。 【解決手段】 出力期待値信号を半導体（回路ブロック
（１）〜（ｎ））外部より入力端子１１からディジタル
信号として入力し、半導体内部で発生したテストすべき
ディジタル出力信号とを比較回路８で比較する。これら
のテスト回路を半導体内部に設ける。半導体内部で期待
値比較を行うことで、テスト時の出力周波数を大幅に低
減できるので簡単な回路でかつ安定に実動作状態で生成
されたディジタル信号のテスティングが実現できるとい
う作用を有する。また、出力期待値を半導体内部よりデ
ィジタル信号として入力することで、簡単にテストパタ
ーンを作成することができるという作用を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、安定に高信頼性の
テスト回路を内蔵した半導体集積回路装置に関するもの
である。

【０００２】

【従来の技術】ＬＳＩの動作周波数の高速化が進み、Ｌ
ＳＩテスターを用いて検査することが難しくなってい
る。

【０００３】図７は従来の大規模ＬＳＩのテスト回路の
構成を示すブロック図である。図７において、１は回路
（機能）ブロック（１），（２）・・・（ｎ）からなる
大規模ＬＳＩであり、ブロック入力ポート２およびブロ
ック出力ポート３を有する。４は回路（機能）ブロック
（１），（２）・・・（ｎ）への入力信号の入力端子、
５はテストモード設定ブロック、６はテストモード設定
ブロック５からの切替信号にてブロック出力ポート３を
順次切り替えるセレクター、７は各回路ブロック
（１），（２）・・・（ｎ）の出力信号が得られる出力
端子である。

【０００４】次に動作を説明すると、大規模ＬＳＩ１を
テストする場合、テスト容易化と回路（機能）ブロック
（１），（２）・・・（ｎ）毎のテストパターンを加工
せずに使用するため、回路（機能）ブロック（１），
（２）・・・（ｎ）毎にテストモード設定ブロック５か
らの切替信号により切り替え動作を行なうセレクター６
を用いて、入力端子４，ブロック入力ポート２を介して
入力された入力信号を直接外部より回路（機能）ブロッ
ク（１），（２）・・・（ｎ）へ加える。その出力ポー
ト３からの出力信号はセレクター６を介して順次大規模
ＬＳＩ１の外部にある出力端子７へ出力され観測する。
これはマルチプレックス方式といわれ、一般に行なわれ
ている方式である。

【０００５】

【発明が解決しようとする課題】しかしながら、上記マ
ルチプレックス方式による回路（機能）ブロックのテス
トでは、実装状態では外部に出力する必要のない信号ま
で、ＬＳＩ外部に出力する必要がある。

【０００６】これらの信号は、一般に周波数が高くかつ
厳しいタイミング制約を持っている。しかし、ＬＳＩ外
部に出力する場合、測定器の外部負荷によって遅延時間
が大きく変化する。

【０００７】そのため、ＬＳＩの出力セルのトランジス
タはＬＳＩ内部トランジスタと比較して一般に駆動能力
を高く設計する。それでも、出力セルの遅延時間は内部
セルの遅延時間に比べ１０倍以上大きくなってしまう。
また、出力セルのトランジスタは出力電圧の遷移期間に
貫通電流及び出力負荷への充放電のための電流が流れ、
ＬＳＩの電源電圧を変動させる。出力セルの出力電圧の
変化は、出力負荷や測定器のインピーダンスの不整合に
よってリンギングが発生している。そのために、高速に
動作する出力信号を安定に測定することや高精度なタイ
ミングで測定することが困難であった。

【０００８】これらの信号を実動作状態でテストするた
めには、テスト用に遅延時間を制御したテスト回路の設
計と、外部負荷容量を小さくした特別な測定治具が必要
であった。

【０００９】高速動作の内部信号を、ＬＳＩ外部に出力
せずにテストする方法として、出力期待値をＬＳＩ内部
で発生させ、ＬＳＩ内部で期待値比較を行い比較結果の
みを出力するビルトインセルフテストが知られている
が、テスト回路規模の増大や、可観測性の低下等の課題
があった。

【００１０】本発明はこれらの課題を解決し、効率化と
高信頼性を実現したテスト回路を備えた半導体集積回路
装置の提供を目的とするものである。

【００１１】

【課題を解決するための手段】本発明は上記課題を解決
し、目的を達成するため出力期待値を半導体外部よりデ
ィジタル信号として入力し、半導体内部で発生したテス
トすべきディジタル出力信号と比較するテスト回路を半
導体内部に設けたものである。

【００１２】本発明によれば、半導体内部で期待値比較
を行うことで、テスト時の出力周波数を大幅に低減でき
るので簡単な回路でかつ安定に実動作状態で生成された
ディジタル信号のテスティングが実現できるという作用
を有する。

【００１３】また、出力期待値を半導体外部よりディジ
タル信号として入力することで、簡単にテストパターン
を作成することができるという作用を有する。

【００１４】

【発明の実施の形態】以下、本発明の各実施の形態につ
いて、図１から図６を参照しながら説明する。

【００１５】（実施の形態１）図１は本発明の実施の形
態１における半導体集積回路装置のテスト回路の構成を
示すブロック図である。図１において、８は比較回路
（イクスクルーシブオアゲート）である。９はオアゲー
ト、１０は比較回路８の比較結果を出力する出力端子、
１１は期待値信号（ディジタル信号）の入力端子、１２
はテストモード設定ブロック５からの切替信号で制御さ
れる出力端子である。その他、従来例の図７と同じ機能
ブロック等には同じ符号を付し、その説明を省略する。

【００１６】次に動作を説明すると、まず、セレクター
６によって、回路ブロック（１）〜（ｎ）の出力のうち
テストすべき出力をセレクターにて選択し、比較回路８
の片方に入力する。一方、期待値信号の入力端子１１よ
り、上記選択されたテストすべき出力に対応する期待値
信号を、比較回路８のもう片方に入力する。

【００１７】テストすべき出力と、入力する期待値信号
が一致している場合（良品）は、比較結果はＬとなり、
一致しない場合（不良品）にはＨとなる比較結果をオア
ゲート９によって、論理和をとり信号数を削減して、比
較結果を出力端子１０より半導体外部に出力する。この
比較結果の出力端子のみを観測し、良品の場合はＬ出力
固定となり、不良品の場合にはＨのパルスが発生する。
この出力端子１０を観測することで回路ブロック（１）
〜（ｎ）の良品／不良品の判定を簡単に行うことができ
る。

【００１８】テスト時には、テストモード設定ブロック
５によって出力端子１２をＯＦＦ状態とし、ノイズの発
生を低減する。

【００１９】本実施の形態１の通常動作時には、テスト
モード設定ブロック５によってセレクター６は、通常動
作時に必要な回路ブロック（１）〜（ｎ）の出力を選択
し出力する。この時は、出力端子１２はテストモード設
定ブロック５によって出力状態とし、機能上必要な信号
を出力する。

【００２０】（実施の形態２）図２は本発明の実施の形
態２における半導体集積回路装置のテスト回路の構成を
示すブロック図である。図２において、１３は比較回路
（イクスクルーシブオアゲート）８とオアゲート９の間
に接続され入力端子１４からの比較タイミングを制御す
るストローブ信号をクロック入力として動作するフリッ
プフロップである。その他、前記実施の形態１（図１）
と同じ機能のブロック等には同じ符号を付し、その説明
を省略する。

【００２１】次に動作を説明すると、比較回路８の出力
までの動作は実施の形態１と同様であるので説明を省略
する。比較回路８の出力を入力端子１４から与えられる
比較タイミングを制御するストローブ信号をクロック入
力とするフリップフロップ１３のＤ入力に入力する。

【００２２】フリップフロップ１３の出力をオアゲート
９によって論理和をとり信号数を削減して、比較結果の
出力端子１０より半導体外部に出力し、この比較結果の
出力端子のみを観測し、良品の場合はＬ出力固定とな
り、不良品の場合にはＨのパルスが発生する。この出力
端子１０を観測することで回路ブロック（１）〜（ｎ）
の良品／不良品の判定を行う。

【００２３】なお、本実施の形態２の通常動作時は実施
の形態１と同様であるので、その説明を省略する。

【００２４】（実施の形態３）図３は本発明の実施の形
態３における半導体集積回路装置のテスト回路の構成を
示すブロック図である。図３において、１５はオアゲー
ト９と比較結果の出力端子１０との間に接続され、Ｄ入
力をＶＤＤに固定された入力端子１６によって事前にリ
セットされたフリップフロップである。その他、前記実
施の形態１（図１）および２（図２）と同じ機能のブロ
ック等には同じ符号を付し、その説明を省略する。

【００２５】次に動作を説明すると、オアゲート９の出
力までの動作は実施の形態２と同様であるので説明を省
略する。オアゲート９の出力はＤ入力をＶＤＤに固定さ
れた入力端子１６によって事前にリセットされたフリッ
プフロップ１５のクロックに入力する。比較回路８で出
力と期待値の不一致が起こったときのみオアゲート９の
出力にＨのパルスが発生し、フリップフロップ１５のＱ
出力にはＨが出力される。不一致がなかった場合にはフ
リップフロップ１５のＱ出力はＬのままである。この出
力を比較結果の出力端子１０によって観測し、良品の場
合はＬ出力固定となり、不良品の場合には不一致が起こ
った時点よりＨ出力固定となる。この出力端子を観測す
ることで回路ブロックの良品／不良品の判定を行う。

【００２６】なお、本実施の形態３の通常動作時は実施
の形態１と同様であるので説明を省略する。

【００２７】（実施の形態４）図４は本発明の実施の形
態４における半導体集積回路装置のテスト回路の構成を
示すブロック図である。図４において、１７はテストモ
ード設定ブロック５からの切替信号によって入力状態と
なる双方向端子であり、その他、前記実施の形態１〜３
（図１〜図３）と同じ機能のブロック等には同じ符号を
付し、その説明を省略する。

【００２８】次に動作を説明すると、セレクター６によ
って、回路ブロック（１）〜（ｎ）の出力のうちテスト
すべき出力を選択し、比較回路８の片方に入力するとこ
ろまでは実施の形態１と同様であるので説明を省略す
る。

【００２９】次に、テストモード設定ブロック５によっ
て双方向端子１７を入力状態とする。そして入力状態と
された双方向端子１７より、上記選択されたテストすべ
き出力に対応する期待値信号を入力する。

【００３０】上記入力された期待値信号を、比較回路８
のもう片方に入力する以降の動作は実施の形態２と同様
である。

【００３１】本実施の形態４の通常動作時には、テスト
モード設定ブロック５によってセレクター６は、通常動
作時に必要な回路ブロックの出力を選択し出力する。こ
の時は、双方向端子１７はテストモード設定ブロック５
によって出力状態とし、機能上必要な信号を出力する。

【００３２】（実施の形態５）図５は本発明の実施の形
態５における半導体集積回路装置のテスト回路の構成を
示すブロック図である。本実施の形態５は回路ブロック
（１）の出力が回路ブロック（ｎ）の入力となる構成で
あり、１８は回路ブロック（１）の出力端子を示す。そ
の他、前記実施の形態１〜４（図１〜図４）と同じ機能
のブロック等には同じ符号を付し、その説明を省略す
る。

【００３３】次に動作を説明すると、テスト動作時は、
前記実施の形態２と同様であるので説明を省略する。

【００３４】本実施の形態５の通常動作時には、回路ブ
ロック（１）の出力は回路ブロック（ｎ）の入力として
おり、機能上はＬＳＩ外部に出力する必要がない。この
時は、出力端子１８はテストモード設定ブロック５によ
って出力状態とし、機能上必要な信号を出力する。

【００３５】（実施の形態６）図６は本発明の実施の形
態６における半導体集積回路装置のテスト回路の構成を
示すブロック図である。本実施の形態６は回路ブロック
（１）の出力を、回路ブロック（２）に内蔵した比較回
路８の一方に入力し、入力端子１１からの期待値信号を
比較回路８の他方に入力する構成である。また、１９は
テストモード設定ブロック５からの切替信号にて切り替
え動作をするセレクターである。その他、前記実施の形
態１〜５（図１〜図５）と同じ機能のブロックには同じ
符号を付し、その説明を省略する。

【００３６】次に動作を説明すると、まず、回路ブロッ
ク（１）の出力を回路ブロック（２）に内蔵した比較回
路８の片方に入力する。また期待値信号の入力端子１１
より、上記選択されたテストすべき出力に対応する期待
値信号を比較回路８のもう片方に入力する。

【００３７】比較回路８の出力を入力端子１４から与え
られる比較タイミングを制御するストローブ信号をクロ
ック入力とするフリップフロップ１３のＤ入力に入力す
る。フリップフロップ１３の出力をオアゲート９によっ
て論理和をとり信号数を削減する。オアゲート９の出力
をセレクター１９によって回路ブロック（１）〜（ｎ）
の出力のうちテストすべき出力を選択し、選択された出
力はＤ入力をＶＤＤに固定された入力端子１６によって
事前にリセットされたフリップフロップ１５のクロック
に入力する。

【００３８】フリップフロップ１５以降の動作は実施の
形態３と同様であるので説明を省略する。

【００３９】本実施の形態６の通常動作時は回路ブロッ
ク（２）に入力された回路ブロック（１）の出力は回路
ブロック（２）内で分岐し通常回路で使用される。

【００４０】

【発明の効果】以上説明したように本発明によれば、半
導体内部で期待値比較を行なうことで、テスト時の出力
周波数を大幅に削減できるので、簡単な回路で、かつ安
定に実動作状態で生成されたディジタル信号のテスティ
ングができる。しかも観測すべき出力端子のパルスの有
無によって良品／不良品の判定を行うことで、安定に高
精度のテストを行うことが出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体集積回路
装置のテスト回路の構成を示すブロック図

【図２】本発明の実施の形態２における半導体集積回路
装置のテスト回路の構成を示すブロック図

【図３】本発明の実施の形態３における半導体集積回路
装置のテスト回路の構成を示すブロック図

【図４】本発明の実施の形態４における半導体集積回路
装置のテスト回路の構成を示すブロック図

【図５】本発明の実施の形態５における半導体集積回路
装置のテスト回路の構成を示すブロック図

【図６】本発明の実施の形態６における半導体集積回路
装置のテスト回路の構成を示すブロック図

【図７】従来の大規模ＬＳＩのテスト回路の構成を示す
ブロック図

【符号の説明】

１ 大規模ＬＳＩ ２ ブロック入力ポート ３ ブロック出力ポート ４，１１，１４，１６ 入力端子 ５ テストモード設定ブロック ６，１９ セレクター ７，１０，１２，１８ 出力端子 ８ 比較回路（イクスクルーシブオアゲート） ９ オアゲート １３，１５ フリップフロップ １７ 双方向端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力されたディジタル信号を期待値信号
   として、半導体内部で発生したテストすべきディジタル
   出力信号とを比較する比較回路を備えていることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 上記比較回路は外部より制御可能なスト
   ローブ信号によって、比較するタイミングを制御できる
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】 上記比較回路の出力信号のエッジを検出
   する手段を有し、半導体外部に出力される比較結果信号
   の周波数を低くすることを特徴とする請求項２記載の半
   導体集積回路装置。
4. 【請求項４】 期待値信号として入力するディジタル信
   号は、本来出力される出力端子を入力端子により制御す
   ることによってテスト入力端子として使用することを特
   徴とする請求項１記載の半導体集積回路装置。
5. 【請求項５】 実動作状態で生成されたディジタル信号
   は、実装状態では半導体集積回路装置内でのみ使用され
   ることを特徴とする請求項１又は請求項２又は請求項３
   又は請求項４記載の半導体集積回路装置。
6. 【請求項６】 実動作状態で生成されたディジタル信号
   を実装状態で使用する回路ブロック内に上記比較回路を
   有することを特徴とする請求項１記載の半導体集積回路
   装置。