JP2874248B2 - 診断用スキャンパス付き電子回路 - Google Patents
診断用スキャンパス付き電子回路Info
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- JP2874248B2 JP2874248B2 JP2042422A JP4242290A JP2874248B2 JP 2874248 B2 JP2874248 B2 JP 2874248B2 JP 2042422 A JP2042422 A JP 2042422A JP 4242290 A JP4242290 A JP 4242290A JP 2874248 B2 JP2874248 B2 JP 2874248B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、各種ディジタル電子装置の構成要素として
利用される診断用スキャンパス付き電子回路に関するも
のである。
利用される診断用スキャンパス付き電子回路に関するも
のである。
（従来の技術） ディジタル電子回路には、診断用のスキャンパスが付
加されたものがある。このスキャンパス付き電子回路
は、通常動作時には並列データの１ビットを保持するフ
リップ・フロップのうち診断に必要なものを縦列に接続
することによりシフトレジスタを構成し、クロックパル
スに同期して直列のスキャンデータとして入出力できる
ようにしている。
加されたものがある。このスキャンパス付き電子回路
は、通常動作時には並列データの１ビットを保持するフ
リップ・フロップのうち診断に必要なものを縦列に接続
することによりシフトレジスタを構成し、クロックパル
スに同期して直列のスキャンデータとして入出力できる
ようにしている。
この電子回路がパッケージ内に配置された複数の半導
体集積回路（LSI）で構成される場合には、前段のLSIの
スキャンデータ出力端子が次段のLSIのスキャンデータ
入力端子に順次接続されてゆき複数のLSI間に跨がるシ
フトレジスタが構成される。通常動作時やスキャンモー
ド時にスキャンパス付きレジスタに保持された診断用の
データが、スキャンアウトモードによりこの電子回路の
スキャンデータ出力端子から直列データとして出力さ
せ、これと期待値とが照合される。
体集積回路（LSI）で構成される場合には、前段のLSIの
スキャンデータ出力端子が次段のLSIのスキャンデータ
入力端子に順次接続されてゆき複数のLSI間に跨がるシ
フトレジスタが構成される。通常動作時やスキャンモー
ド時にスキャンパス付きレジスタに保持された診断用の
データが、スキャンアウトモードによりこの電子回路の
スキャンデータ出力端子から直列データとして出力さ
せ、これと期待値とが照合される。
（発明が解決しようとする課題） 上記従来の診断用スキャンパス付き電子回路は、縦列
接続される各LSIがスキャンデータの入出力機能を有す
るだけである。このため、LSIの一つが不良の場合でも
スキャンアウトデータの全てに不良の影響が波及し、全
てのデータが期待値と一致しなくなる。この結果、パッ
ケージ内のどのLSIが不良なのかを特定するために多大
な工数、高度な論理回路の知識、不良診断技術を要する
という問題がある。
接続される各LSIがスキャンデータの入出力機能を有す
るだけである。このため、LSIの一つが不良の場合でも
スキャンアウトデータの全てに不良の影響が波及し、全
てのデータが期待値と一致しなくなる。この結果、パッ
ケージ内のどのLSIが不良なのかを特定するために多大
な工数、高度な論理回路の知識、不良診断技術を要する
という問題がある。
（課題を解決するための手段） 本発明の診断用スキャンパス付き電子回路によれば、
パッケージの戻しモード指令入力ピンから指令又は前段
の半導体集積回路からの戻しモード終了信号を受ける
と、スキャンデータ出力端子をスキャンパス付きレジス
タの個数に等しいクロック周期にわたってスキャンデー
タ入力端子に選択的に接続したのち後段の半導体集積回
路が存在すればこれに戻しモード終了信号を出力するス
キャンデータ戻しモード制御回路とを付加している。
パッケージの戻しモード指令入力ピンから指令又は前段
の半導体集積回路からの戻しモード終了信号を受ける
と、スキャンデータ出力端子をスキャンパス付きレジス
タの個数に等しいクロック周期にわたってスキャンデー
タ入力端子に選択的に接続したのち後段の半導体集積回
路が存在すればこれに戻しモード終了信号を出力するス
キャンデータ戻しモード制御回路とを付加している。
すなわち、内蔵のどの半導体集積回路からもパッケー
ジ外に直接スキャンデータを出力させることが可能とな
り、障害発生半導体集積回路の特定を迅速・確実に行え
る。
ジ外に直接スキャンデータを出力させることが可能とな
り、障害発生半導体集積回路の特定を迅速・確実に行え
る。
（実施例） 第１図は、本発明の一実施例の診断用スキャンパス付
き電子回路の構成を示すブロック図である。
き電子回路の構成を示すブロック図である。
この電子回路１では、それぞれがスキャンデータ戻し
機能を備えた４個の半導体集積回路（LSI）Ａ、Ｂ、
Ｃ、Ｄがパッケージ内に配置されている。
機能を備えた４個の半導体集積回路（LSI）Ａ、Ｂ、
Ｃ、Ｄがパッケージ内に配置されている。
LSIA〜Ｄのそれぞれは、LSIAで代表して第２図に示す
ように、スキャンパス付きレジスタ内蔵回路２と、スキ
ャンデータ戻し制御回路３とから構成されている。スキ
ャンパス付きレジスタ内蔵回路２では、試験指令入力端
子TESTが“H"レベルでスキャン指令入力端子SFTが“L"
レベルのとき、クロック入力端子CLKに入力されるクロ
ックパルスに同期してスキャンデータ入力端子SIN上の
スキャンデータが縦列接続されたスキャンパス付きレジ
スタ14,15,16,17,18を通して最終段のスキャンパス付き
レジスタ19まで順次転送される。
ように、スキャンパス付きレジスタ内蔵回路２と、スキ
ャンデータ戻し制御回路３とから構成されている。スキ
ャンパス付きレジスタ内蔵回路２では、試験指令入力端
子TESTが“H"レベルでスキャン指令入力端子SFTが“L"
レベルのとき、クロック入力端子CLKに入力されるクロ
ックパルスに同期してスキャンデータ入力端子SIN上の
スキャンデータが縦列接続されたスキャンパス付きレジ
スタ14,15,16,17,18を通して最終段のスキャンパス付き
レジスタ19まで順次転送される。
スキャンデータ戻し制御回路３では、電源オン（ON）
時にパワーオンリセット回路９によってカウンタ回路10
がリセットされる。スキャン指令入力端子SFT、戻しモ
ード指令入力端子FEQ及び試験指令入力端子TESTがいず
れも“L"レベルに設定されることにより、スキャンデー
タ戻しモードが設定される。このスキャンデータ戻しモ
ードでは、戻しモード指令入力端子FEQの“L"レベルに
よって出力ゲート４が開かれ、スキャンパス付きレジス
タ14〜19に保持中のデータがクロックパルスに同期して
スキャンデータ入力端子SINに順次転送されるスキャン
データ戻し動作が可能となる。
時にパワーオンリセット回路９によってカウンタ回路10
がリセットされる。スキャン指令入力端子SFT、戻しモ
ード指令入力端子FEQ及び試験指令入力端子TESTがいず
れも“L"レベルに設定されることにより、スキャンデー
タ戻しモードが設定される。このスキャンデータ戻しモ
ードでは、戻しモード指令入力端子FEQの“L"レベルに
よって出力ゲート４が開かれ、スキャンパス付きレジス
タ14〜19に保持中のデータがクロックパルスに同期して
スキャンデータ入力端子SINに順次転送されるスキャン
データ戻し動作が可能となる。
カウンタ回路10のリセット直後は、予め設定されてい
るスキャンパス付きレジスタの個数（この例では
「６」）とカウンタ10のカウント値とがレジスタ数一致
検出回路11で比較される。カウント値が「０」のため、
レジスタ数一致検出回路11から“L"レベルが出力され、
出力ゲート12は開放状態に保たれる。この結果、最終段
のスキャンパス付きレジスタ19の保持データがゲート12
と４とを経てスキャンデータ入力端子SINに戻される。
るスキャンパス付きレジスタの個数（この例では
「６」）とカウンタ10のカウント値とがレジスタ数一致
検出回路11で比較される。カウント値が「０」のため、
レジスタ数一致検出回路11から“L"レベルが出力され、
出力ゲート12は開放状態に保たれる。この結果、最終段
のスキャンパス付きレジスタ19の保持データがゲート12
と４とを経てスキャンデータ入力端子SINに戻される。
クロック入力端子CLKに次のクロックパルスが出現す
ると、カウンタ回路10は１だけ歩進されるがレジスタ数
一致検出回路11の出力は“L"レベルに保たれる。また、
内部クロック生成ゲート７から出力される内部クロック
パルスに同期して一つ前段のスキャンパス付きレジスタ
18の保持データがレジスタ19を経てSIN端子に出力され
る。以下、同様にして、内部クロックパルスが生成され
るたびに、前段のレジスタ17,16,15,14の保持データが
順次レジスタ19を経てSIN端子に出力される。この間
は、カウンタ10のカウント値は“5"以下でありこれはス
キャンパス付レジスタ14〜19の総数“6"に達しないの
で、レジスタ数一致検出回路11の出力レベルは“L"に保
持される。
ると、カウンタ回路10は１だけ歩進されるがレジスタ数
一致検出回路11の出力は“L"レベルに保たれる。また、
内部クロック生成ゲート７から出力される内部クロック
パルスに同期して一つ前段のスキャンパス付きレジスタ
18の保持データがレジスタ19を経てSIN端子に出力され
る。以下、同様にして、内部クロックパルスが生成され
るたびに、前段のレジスタ17,16,15,14の保持データが
順次レジスタ19を経てSIN端子に出力される。この間
は、カウンタ10のカウント値は“5"以下でありこれはス
キャンパス付レジスタ14〜19の総数“6"に達しないの
で、レジスタ数一致検出回路11の出力レベルは“L"に保
持される。
次の内部クロックパルスが出現すると、レジスタ数一
致検出回路11で一致が検出されその出力レベルが“L"か
ら“H"に反転する。これに伴い、出力ゲート12と内部ク
ロック生成ゲート７が閉じられる。また、この戻しモー
ドの終了を後段のLSIに通知する戻しモード終了信号が
出力端子BEQから出力され、その故障診断動作が終了す
る。
致検出回路11で一致が検出されその出力レベルが“L"か
ら“H"に反転する。これに伴い、出力ゲート12と内部ク
ロック生成ゲート７が閉じられる。また、この戻しモー
ドの終了を後段のLSIに通知する戻しモード終了信号が
出力端子BEQから出力され、その故障診断動作が終了す
る。
再び第１図を参照すると、この実施例の電子回路で
は、上記スキャンデータ戻し機能を備えた４個のLSIA,
B,C,Dがスキャンパスを介して縦列接続されている。先
頭段のLSIAのスキャンデータ入力端子SINと戻しモード
指令入力端子FEQは、それぞれスキャンデータ入力ピンP
SINと戻しモード指令入力ピンPFEQとに接続されてい
る。また、このLSIAのスキャンデータ出力端子SOUTと戻
しモード終了信号出力端子BEQは、それぞれ次段のLSIB
のスキャンデータ入力端子SINと戻しモード指令入力端
子FEQに接続されている。同時に、LSIBとＣのスキャン
データ出力端子SOUTと戻しモード終了信号出力端子BEQ
は、それぞれ次段のLSIのスキャンデータ入力端子SINと
戻しモード指令入力端子FEQ端子接続されている。さら
に、最終段のLSIDのスキャンデータ出力端子SOUTはスキ
ャンデータ出力ピンPOUTに接続され、戻しモード終了信
号出力端子BEQは開放されている。
は、上記スキャンデータ戻し機能を備えた４個のLSIA,
B,C,Dがスキャンパスを介して縦列接続されている。先
頭段のLSIAのスキャンデータ入力端子SINと戻しモード
指令入力端子FEQは、それぞれスキャンデータ入力ピンP
SINと戻しモード指令入力ピンPFEQとに接続されてい
る。また、このLSIAのスキャンデータ出力端子SOUTと戻
しモード終了信号出力端子BEQは、それぞれ次段のLSIB
のスキャンデータ入力端子SINと戻しモード指令入力端
子FEQに接続されている。同時に、LSIBとＣのスキャン
データ出力端子SOUTと戻しモード終了信号出力端子BEQ
は、それぞれ次段のLSIのスキャンデータ入力端子SINと
戻しモード指令入力端子FEQ端子接続されている。さら
に、最終段のLSIDのスキャンデータ出力端子SOUTはスキ
ャンデータ出力ピンPOUTに接続され、戻しモード終了信
号出力端子BEQは開放されている。
試験指令ピンPTESTとスキャン指令入力ピンSFTをそれ
ぞれ“H"及び“L"としてクロック信号入力ピンPCLKから
クロック信号を供給することにより、データ入力ピンDI
N10〜DIN6上の並列データがLSIAに入力され、後段のLSI
Cを経て出力ピンDOUT10〜DOUT6に出力される。また、入
力ピンDIN5〜DIN1上の並列データはLSIBに入力され、後
段のLSIDを経て出力ピンDOUT5〜DOUT1に出力される。
ぞれ“H"及び“L"としてクロック信号入力ピンPCLKから
クロック信号を供給することにより、データ入力ピンDI
N10〜DIN6上の並列データがLSIAに入力され、後段のLSI
Cを経て出力ピンDOUT10〜DOUT6に出力される。また、入
力ピンDIN5〜DIN1上の並列データはLSIBに入力され、後
段のLSIDを経て出力ピンDOUT5〜DOUT1に出力される。
また、出力指令入力ピンPSFTを“H"レベルに設定する
と、スキャンデータ入力ピンPSINからのスキャンデータ
信号はLSIAに取込まれ、順次LSIB、Ｃ、Ｄを経てスキャ
ンデータ出力ピンPSOUTに出力される。
と、スキャンデータ入力ピンPSINからのスキャンデータ
信号はLSIAに取込まれ、順次LSIB、Ｃ、Ｄを経てスキャ
ンデータ出力ピンPSOUTに出力される。
次に、スキャン指令入力ピンPSETを“H"レベル、戻し
モード指令入力ピンPFEQと試験指令入力ピンPTESTをそ
れぞれ“L"レベルにすると、スキャンデータ戻しモード
となる。このときクロック信号入力ピンPCLKからクロッ
ク信号を入力すると、LSIA内のスキャンパス付きレジス
タ19〜14に保持中のデータが入力ピンPSINを通して順に
読出される。入力クロック信号数がLSIAに内蔵されたレ
ジスタ数と一致したときLSIAのレジスタ数分のデータが
読出され、戻しモード終了信号端子BEQが“L"レベルと
なり、後段のLSIBがスキャンデータ戻しモードに移行す
る。このLSIBのスキャンデータ戻しモードが終了する後
段のLSICがスキャンデータ戻しモードに移行するという
具合に縦列接続されたLSIが前段から順次スキャンデー
タ戻しモードに移行し、この戻しモードが終了した前段
のLSIを通してスキャンデータ入力ピンPSINにスキャン
データが読出される。
モード指令入力ピンPFEQと試験指令入力ピンPTESTをそ
れぞれ“L"レベルにすると、スキャンデータ戻しモード
となる。このときクロック信号入力ピンPCLKからクロッ
ク信号を入力すると、LSIA内のスキャンパス付きレジス
タ19〜14に保持中のデータが入力ピンPSINを通して順に
読出される。入力クロック信号数がLSIAに内蔵されたレ
ジスタ数と一致したときLSIAのレジスタ数分のデータが
読出され、戻しモード終了信号端子BEQが“L"レベルと
なり、後段のLSIBがスキャンデータ戻しモードに移行す
る。このLSIBのスキャンデータ戻しモードが終了する後
段のLSICがスキャンデータ戻しモードに移行するという
具合に縦列接続されたLSIが前段から順次スキャンデー
タ戻しモードに移行し、この戻しモードが終了した前段
のLSIを通してスキャンデータ入力ピンPSINにスキャン
データが読出される。
（発明の効果） 本発明の電子回路は上述したように構成されているの
で、内蔵のLSIのいずれからも直接スキャンデータをパ
ッケージのスキャンデータ入力ピンに出力させることが
可能となり、不良LSIの特定が迅速・確実になる。
で、内蔵のLSIのいずれからも直接スキャンデータをパ
ッケージのスキャンデータ入力ピンに出力させることが
可能となり、不良LSIの特定が迅速・確実になる。
その結果、未熟練の作業者でも容易に不良診断ができ
るので大幅に検査工数を削減することが可能である。
るので大幅に検査工数を削減することが可能である。
第１図は本発明の一実施例の診断用スキャンパス付き電
子回路の構成を示すブロック図、第２図は第１図中の半
導体集積回路（LSI）Ａ乃至Ｄの構成を半導体集積回路
Ａによって代表して示すブロック図である。 １……電子回路パッケージ、２……スキャンパス付レジ
スタ内蔵回路、３……スキャンパスデータ戻し回路、
Ａ、Ｂ、Ｃ、Ｄ……スキャンデータ戻し機能を備えたLS
I、PSIN……スキャンデータ入力ピン、SIN……スキャン
データ入力端子、PSOUT……スキャンデータ出力ピン、S
OUT……スキャンデータ出力端子、PFEQ……戻しモード
指令入力ピン、FEQ……戻しモード指令入力端子、BEQ…
…戻しモード終了信号出力端子、PTEST……試験指令入
力ピン、TEST……試験指令入力端子、PSFT……スキャン
指令入力ピン、SFT……スキャン指令入力端子、DIN1〜D
IN10……並列データの入力端子、DOUT1〜DOUT10……並
列データの出力端子。
子回路の構成を示すブロック図、第２図は第１図中の半
導体集積回路（LSI）Ａ乃至Ｄの構成を半導体集積回路
Ａによって代表して示すブロック図である。 １……電子回路パッケージ、２……スキャンパス付レジ
スタ内蔵回路、３……スキャンパスデータ戻し回路、
Ａ、Ｂ、Ｃ、Ｄ……スキャンデータ戻し機能を備えたLS
I、PSIN……スキャンデータ入力ピン、SIN……スキャン
データ入力端子、PSOUT……スキャンデータ出力ピン、S
OUT……スキャンデータ出力端子、PFEQ……戻しモード
指令入力ピン、FEQ……戻しモード指令入力端子、BEQ…
…戻しモード終了信号出力端子、PTEST……試験指令入
力ピン、TEST……試験指令入力端子、PSFT……スキャン
指令入力ピン、SFT……スキャン指令入力端子、DIN1〜D
IN10……並列データの入力端子、DOUT1〜DOUT10……並
列データの出力端子。
Claims (1)
- 【請求項１】パッケージ内に配置された複数の半導体集
積回路から成り、各半導体集積回路は、 診断時には縦列接続され前段から入力されたスキャンデ
ータをクロックパルスに同期して保持し後段に出力する
スキャンパス付きレジスタ群と、 前記パッケージのスキャンデータ入力ピン又は前段の半
導体集積回路のスキャンデータ出力端子から供給される
スキャンデータを前記スキャンパス付きレジスタ群の先
頭段に供給するスキャンデータ入力端子と、 前記スキャンパス付きレジスタ群の最終段から出力され
るスキャンデータを後段の半導体集積回路のスキャンデ
ータ入力端子又は前記パッケージのスキャンデータ出力
ピンに供給するスキャンデータ出力端子と、 前記パッケージの戻しモード指令入力ピンからの戻しモ
ード指令又は前段の半導体集積回路の出力端子からの戻
しモード終了信号を受けると、前記スキャンデータ出力
端子を前記スキャンパス付きレジスタの個数に等しいク
ロック周期にわたって前記スキャンデータ入力端子に選
択的に接続したのち後段の半導体集積回路が存在すれば
これに前記戻しモード終了信号を出力するスキャンデー
タ戻しモード制御回路とを備えたことを特徴とする診断
用スキャンパス付き電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042422A JP2874248B2 (ja) | 1990-02-26 | 1990-02-26 | 診断用スキャンパス付き電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042422A JP2874248B2 (ja) | 1990-02-26 | 1990-02-26 | 診断用スキャンパス付き電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246475A JPH03246475A (ja) | 1991-11-01 |
| JP2874248B2 true JP2874248B2 (ja) | 1999-03-24 |
Family
ID=12635624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042422A Expired - Fee Related JP2874248B2 (ja) | 1990-02-26 | 1990-02-26 | 診断用スキャンパス付き電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874248B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3763385B2 (ja) | 1999-11-09 | 2006-04-05 | シャープ株式会社 | 半導体装置 |
-
1990
- 1990-02-26 JP JP2042422A patent/JP2874248B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03246475A (ja) | 1991-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |