JP3763385B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積回路チップを一体に封止して成る半導体装置に関し、特にそのテストを行うための構成に関する。
【０００２】
【従来の技術】
近年、半導体集積回路チップの高集積化に伴って、ＩＣ，ＬＳＩ等のデバイス（半導体装置）のピン数が増加している。一方、これらのデバイスを、基板に高密度に実装したいという要望があり、パッケージの小型化が進んでいる。その結果、テストを行うにあたって、ピン間隔がテスト用のプローブの直径を下回ってしまい、プリント基板のパターン面から前記プローブを接触させて測定を行う、従来からの、いわゆるインサーキット手法を用いることが困難であるという問題が生じている。
【０００３】
このため、テストパッドの位置を工夫するなどして対応しており、余分な基板スペースが必要となり、前記高密度実装の妨げとなっている。また、ＢＧＡ（Ball Glid Array)パッケージでは、パッケージの裏側にボール状のリードが並んでおり、表面実装した後では、前記プローブを接触させること自体が不可能である。
【０００４】
特に、複数の半導体集積回路チップを、上下の積層構造から成る、または多層構造から成る、いわゆるスタックドデバイスや、平面に配置して成る、いわゆるマルチチップモジュールでは、前記高集積化に伴うピン数の増加によって、上記問題が顕著である。
【０００５】
そこで、このような問題を解決するために、複数のＩＣパッケージを実装した基板の新しいテスト法として、ＪＴＡＧテストまたはＩＥＥＥ１１４９．１準拠のテストと称されるバウンダリスキャンテスト法が開発された。そして近年では、マイクロプロッセッサの殆どがこのバウンダリスキャンテストに対応しており、また周辺回路の一部も対応するようになってきている。バウンダリスキャンテストは、プリント基板に実装されたＩＣやＬＳＩパッケージデバイスのピンが間違いなく接続されているか否かを、プリント基板外部のホストコンピュータ等のテスターから信号を送って調べる手法である。
【０００６】
前記バウンダリスキャンテストに対応したデバイスは、たとえば図６で示すように構成されており、デバイス本来の機能を実現するコアロジック１の他に、バウンダリスキャンレジスタ（以降、ＢＳＲと略称する）２と、インストラクションレジスタ３と、バイパスレジスタ４と、オプションレジスタ５と、それらを制御するテストアクセスポート（以降、ＴＡＰと略称する）６と、前記ＴＡＰ６を制御するコントローラ（以降、ＴＡＰＣと略称する）７となどを備えて構成されており、前記コアロジック１自体の構成はどのようなものであってもよい。
【０００７】
前記ＴＡＰ６は、コアロジック１に対する命令やデータおよびテスト結果の入出力を行うシリアルインタフェイスであり、バウンダリスキャンテストの規格上、下記の５本の信号線ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴから成る。ただし、ＴＲＳＴは、オプションである。前記ＢＳＲ２は、前記コアロジック１の各入出力端と対応するピン８との間にそれぞれ介在されるセルと称されるシフトレジスタ２ｓを一連に接続したものであり、前記シフトレジスタ２ｓが従来のプローブと等価な働きをし、前記信号線ＴＤＩ，ＴＤＯとコアロジック１の各入出力端とを接続する。また、前記信号線ＴＤＩ，ＴＤＯ間には、前記バイパスレジスタ４、インストラクションレジスタ３およびオプションレジスタ５が相互に並列に介在される。
【０００８】
前記ＴＤＩは前記コアロジック１に対して命令やデータをシリアル入力する信号線であり、前記ＴＤＯは前記コアロジック１からのデータをシリアル出力する信号線であり、前記ＴＣＫは前記コアロジック１に固有のシステムクロックとは独立したテスト用のクロックを供給する信号線であり、前記ＴＭＳはテスト動作を制御する信号線であり、前記ＴＲＳＴは前記ＴＡＰＣを非同期に初期化する信号線である。これらの５本の信号線を外部のホストコンピュータで制御することによって、前記バウンダリスキャンテストが可能となっている。
【０００９】
バウンダリスキャンテストの内容については、たとえば「ＪＴＡＧテストの基礎と応用」（１９９８．１２．１、ＣＱ出版社）や、特開平５−３２２９８８号公報などに示されている。
【００１０】
図７は、従来のバウンダリスキャンテストの手法を説明するための図である。テスト対象のプリント基板１１上には、複数のデバイスＩＣ１，ＩＣ２，…，ＩＣｎ（以下、総称するときには参照符ＩＣで示す）が実装されている。プリント基板１１の辺縁部にはコネクタ１２が搭載されており、このコネクタ１２にホストコンピュータ１３が接続される。
【００１１】
各デバイスＩＣにおいて、前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するピンは、プリント基板１１上に形成されたパターンを介して、相互に並列に、前記コネクタ１２の対応するピンに接続される。一方、前記信号線ＴＤＩ，ＴＤＯ，に対応するピンは、前段側のデバイスの信号線ＴＤＯに対応するピンが後段側のデバイスの信号線ＴＤＩに対応するピンへと順次縦続接続されてゆき、また第１段目のデバイスの信号線ＴＤＩに対応するピンおよび最終段のデバイスの信号線ＴＤＯに対応するピンは、コネクタ１２の対応するピンに接続されている。
【００１２】
このように構成されたプリント基板１１において、ホストコンピュータ１３によって各デバイスＩＣを制御することによって、総てのデバイスＩＣに対して一斉に、バウンダリスキャンテストが行われる。なお、各デバイスＩＣ固有のファンクションテストは、上記ピンとは異なるピンを使用して、各デバイスＩＣ毎に個別に、順次行われてゆく。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記スタックドデバイスやマルチチップモジュールなどの複数の半導体集積回路チップを一体に封止して成るデバイスにおいて、既存のチップをそのまま一体に封止しただけでは、前記バウンダリスキャンテストを可能にするために、各チップ毎に前記５本の信号線が必要となってピン数が増加し、またそのピン数の増加によって基板上でのテストパターン長が長くなる。また、各チップ数分の回数だけ、テストを行う必要が生じる。
【００１４】
本発明の目的は、複数の半導体集積回路チップを一体に封止して成る半導体装置において、少ないピン数で、かつ１回でテストを行うことができる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、複数のバウンダリスキャンテストに対応した半導体集積回路チップを一体に封止して成る半導体装置において、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、第１段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第１段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第１段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第１段目のチップの中継入力端に接続されてループが形成されているとともに、該装置の前記テストに使用する信号の入力端が前記第１段目のチップのテストに使用する信号の入力端に接続され、該第１段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されていることを特徴とする。
【００１６】
上記の構成によれば、複数の半導体集積回路チップを一体に封止して成る半導体装置にバウンダリスキャンテストなどのテストを行うにあたって、各チップには、バウンダリスキャンテスト対応チップにおけるＢＳＲなどのテスト用レジスタを搭載するとともに、ＴＤＩ，ＴＤＯなどのテスト命令・データ入出力端およびＴＣＫ，ＴＭＳ，ＴＲＳＴなどのテストに使用する信号の入力端を搭載する。
【００１７】
一方、ＴＡＰＣなどの制御回路を第１段目のチップにのみ搭載する。これに合わせて、該第１段目のチップには、テスト命令・データの中継入出力端および該制御回路から出力される前記テストに使用する信号の出力端を搭載し、前記テストに使用する信号は、チップ間の接続を利用して、該第１段目のチップから残余のチップに配分する。また、テスト命令・データに対しては、チップ間の接続を利用して、第１段目のチップの中継出力端を次段のチップのテスト命令・データ入力端に接続し、以降前段側のチップのテスト命令・データ出力端を後段側のチップのテスト命令・データ入力端に縦続接続してゆき、最終段のチップのテスト命令・データ出力端を前記第１段目のチップの中継入力端に接続してループを形成することによって、各チップに供給する。
【００１８】
したがって、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限、たとえば前記バウンダリスキャンテストに対応する場合には、４または５ピンとし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。さらにまた、複数のチップに共用される制御回路は第１段目のチップのみに形成すればよく、残余のチップのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。
【００１９】
【発明の実施の形態】
本発明の参考形態１について、図１および図２ならびに前記図６に基づいて説明すれば以下のとおりである。
【００２０】
図１は、本発明の参考形態１の半導体装置であるスタックドデバイス２１内の電気回路図である。このスタックドデバイス２１内には、複数のチップｉｃ１，ｉｃ２，ｉｃ３（以下、総称するときには参照符ｉｃで示す）が相互に一体で封止されている。各チップｉｃは、ともに前記図６で示すデバイス本来の機能を実現するコアロジック１の他に、前記ＢＳＲ２と、インストラクションレジスタ３と、バイパスレジスタ４と、オプションレジスタ５と、それらを制御するＴＡＰ６と、前記ＴＡＰ６を制御するＴＡＰＣ７となどを備えて構成されており、前記コアロジック１自体の構成はどのようなものであってもよい。
【００２１】
各チップｉｃにおいて、前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，ＡＲは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバイス２１の対応するピンＢＣ，ＢＭ，ＢＲにそれぞれ接続される。一方、前記信号線ＴＤＩ，ＴＤＯに対応するパッドＡＩ，ＡＯは、チップ間を接続するワイヤーＷＯＩを介して、前段側のデバイスの信号線ＴＤＯに対応するパッドＡＯが後段側のデバイスの信号線ＴＤＩに対応するパッドＡＩへと順次縦続接続されてゆき、また第１段目のチップｉｃ１の信号線ＴＤＩに対応するパッドＡＩおよび最終段のチップｉｃ３の信号線ＴＤＯに対応するパッドＡＯは、対応するピンＢＩ，ＢＯにそれぞれ接続されている。
【００２２】
同様に、通常のコアロジック１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６は、チップ間を接続するワイヤーＷ４１，Ｗ５２，Ｗ６３をそれぞれ介して、相互に並列に、前段側のチップの出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ４，Ａ５，Ａ６が後段側のチップの入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３に対応するパッドＡ１，Ａ２，Ａ３へと接続され、また第１段目のチップｉｃ１の入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３に対応するパッドＡ１，Ａ２，Ａ３および最終段のチップｉｃ３の出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、対応するピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６にそれぞれ接続されている。
【００２３】
このように構成されたスタックドデバイス２１は、前記図７で示すデバイスＩＣ１やＩＣ２として、テスト対象のプリント基板１１上に搭載され、前記ホストコンピュータ１３によって各チップのＴＡＰ６を制御することによって、該スタックドデバイス２１内の総てのチップｉｃに対して一斉に、バウンダリスキャンテストが行われる。なお、各チップｉｃ固有のファンクションテストは、前記ピンＢ１〜Ｂ６などを使用して、各チップｉｃ毎に個別に、順次行われてゆく。
【００２４】
このようにして、デバイスのテスト命令・データ入力ピンＢＩおよび出力ピンＢＯならびにテストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小限の４（ＢＲを省略した場合）または５ピンとし、少ないピン数でテストを行うことができ、プリント基板１１上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００２５】
図２は、前記スタックドデバイス２１の一構造例を示す断面図である。なお、前記図１では、チップは、ｉｃ１，ｉｃ２，ｉｃ３の３つであったけれども、説明の簡略化のために、この図２ではチップは２つとする。該スタックドデバイス２１は、基板２２の一方面側に、２つのチップｉｃ１，ｉｃ２が積層されて構成され、前記基板２２の他方面側に、半田バンプ２３がマトリクス状に配列されたＢＧＡ構造の半導体装置である。各チップｉｃ１，ｉｃ２は、基板２２上のパッドと、ワイヤーＷによってそれぞれ接続されており、該基板２２上のパターンを介して、前記半田バンプ２３と接続されている。各チップｉｃ１，ｉｃ２は、モールド樹脂２４によって、相互に一体で気密に封止されている。
【００２６】
このように、このスタックドデバイス２１では、基板２２の一方面側に２つのチップｉｃ１，ｉｃ２が積層されており、前記ワイヤーＷＯＩやワイヤーＷ４１，Ｗ５２，Ｗ６３によってチップｉｃ１，ｉｃ２間の接続が可能となっている。
【００２７】
本参考形態の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、各チップに搭載され、該チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの入出力端および前記テストに使用する信号の入力端とを含み、一体に封止された内部で、装置のテスト命令・データ入力端が第１段目のチップのテスト命令・データ入力端に接続されているとともに、順次、前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記装置のテスト命令・データ出力端に接続され、装置の前記テストに使用する信号の入力端が各チップの対応する信号の入力端に接続されている。
【００２８】
それゆえ、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００２９】
本発明の参考形態２について、図３および図４ならびに前記図６に基づいて説明すれば以下のとおりである。
【００３０】
図３は、本発明の実施の他の形態の半導体装置であるスタックドデバイス３１内の電気回路図である。このスタックドデバイス３１は、上述のスタックドデバイス２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。２つのチップｉｃ１，ｉｃ２は、ともに前記図６および図１と同様に、デバイス本来の機能を実現するコアロジック１の他に、前記ＢＳＲ２と、インストラクションレジスタ３と、バイパスレジスタ４と、オプションレジスタ５と、それらを制御するＴＡＰ６と、前記ＴＡＰ６を制御するＴＡＰＣ７となどを備えて構成されている。
【００３１】
各チップｉｃにおいて、前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，ＡＲは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバイス３１の対応するピンＢＣ，ＢＭ，ＢＲにそれぞれ接続される。また、前記信号線ＴＤＯに対応するパッドＡＯは、ワイヤーＷＯを介して、各チップｉｃ１，ｉｃ２毎に個別に設けられたピンＢＯにそれぞれ接続されており、バウンダリスキャンテスト出力が、シリアルでそれぞれ出力される。一方、前記信号線ＴＤＩに対応するパッドＡＩにおいて、第１段目のチップｉｃ１の信号線ＴＤＩに対応するパッドＡＩは、ワイヤーＷＩを介して、対応するピンＢＩに接続されているのに対して、後段のチップｉｃ２の信号線ＴＤＩに対応するパッドＡＩは、ワイヤーＷＯＩを介して、前段のチップｉｃ１の信号線ＴＤＯに対応するピンＢＯに接続されている。
【００３２】
また、各チップｉｃの通常のコアロジック１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、個別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６にそれぞれ接続されている。
【００３３】
このようにして、チップ間が直接接続できない場合にも、ピンＢＯを介してチップ間を接続することによって、デバイスのテスト命令・データ出力ピンＢＯは各チップｉｃ１，ｉｃ２毎に個別に必要となるけれども、残余のテスト命令・データ入力ピンＢＩおよびテストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小限の３（ＢＲを省略した場合）または４ピンとし、少ないピン数でテストを行うことができ、プリント基板１１上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００３４】
図４は、前記スタックドデバイス３１の一構造例を示す断面図である。該スタックドデバイス３１は、基板３２の表裏両面に、各チップｉｃ２，ｉｃ１がそれぞれ貼合わせられ、一対の両側部からピン３３がそれぞれ１列に配列されて形成されるＤＩＬ（Dual In Line）構造の半導体装置である。したがって、前記のように、それぞれ基板３２の表裏各面側となるチップｉｃ２，ｉｃ１間をワイヤーによって接続できないので、前記のようにテスト命令・データ出力ピンＢＯを介して接続される。各チップｉｃ１，ｉｃ２は、モールド樹脂２４によって、相互に一体で気密に封止されている。
【００３５】
本参考形態２の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、各チップに搭載され、該チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの入出力端および該制御回路に接続される前記テストに使用する信号の入力端とを含み、一体に封止された内部で、装置のテスト命令・データ入力端が第１段目のチップのテスト命令・データ入力端に接続され、各チップのテスト命令・データ出力端が装置の対応する各出力端に接続されるとともに、該出力端を介して後段側のチップのテスト命令・データ入力端に縦続接続され、装置の前記テストに使用する信号の入力端が各チップの対応する信号の入出力端に接続されている。
【００３６】
それゆえ、直接チップ間の接続を行えない場合に、装置のテスト命令・データ出力端はチップ数分必要となるけれども、装置のテスト命令・データ入力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００３７】
本発明の実施の形態について、図５および前記図２ならびに前記図６に基づいて説明すれば以下のとおりである。
【００３８】
図５は、本発明の実施の形態の半導体装置であるスタックドデバイス４１内の電気回路図である。このスタックドデバイス４１は、上述のスタックドデバイス２１，３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このスタックドデバイス４１で用いられるチップｉｃ１ａ，ｉｃ２ａ，ｉｃ３ａは、前記図６を参照して、デバイス本来の機能を実現するコアロジック１の他に、前記ＢＳＲ２およびＴＡＰ６をそれぞれ備えている点は、前述のチップｉｃ１，ｉｃ２，ｉｃ３と同様であるけれども、第２段目以降のチップｉｃ２ａ，ｉｃ３ａには制御回路としてのＴＡＰＣ７ならびにインストラクションレジスタ３、バイパスレジスタ４およびオプションレジスタ５等は設けられておらず、第１段目のチップｉｃ１ａのみに設けられている点で異なる。
【００３９】
このため、チップｉｃ１ａには、信号線ＴＤＩ、ＴＤＯの中継信号線ＴＤＩａ，ＴＤＯａ、および前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応する出力信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４が設けられている。また、チップｉｃ２ａ，ｉｃ３ａには、前記信号線ＴＤＩとともに、前記信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４が設けられている。
【００４０】
第１段目のチップｉｃ１ａにおいて、前記信号線ＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＩ，ＡＣ，ＡＭ，ＡＲは、ワイヤーＷＩ，ＷＣ，ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバイス４１の対応するピンＢＩ，ＢＣ，ＢＭ，ＢＲにそれぞれ接続される。また、前記中継信号線ＴＤＯａに対応するパッドＡＯａは、ワイヤーＷＯを介して、ピンＢＯに接続される。
【００４１】
一方、信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４に対応するパッドＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４は、チップ間を接続するワイヤーＷ１０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４を介して、相互に並列に、チップｉｃ２ａ，ｉｃ３ａの対応する信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４のパッドＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４にそれぞれ接続される。
【００４２】
また、信号線ＴＤＯに対応するパッドＡＯは、チップ間を接続するワイヤーＷＯＩを介して、チップｉｃ２ａの信号線ＴＤＩに対応するパッドＡＩに接続され、同様に、チップｉｃ２の信号線ＴＤＯに対応するパッドＡＯは、チップ間を接続するワイヤーＷＯＩを介して、チップｉｃ３ａの信号線ＴＤＩに対応するパッドＡＩに接続される。そして、チップｉｃ３ａの信号線ＴＤＯに対応するパッドＡＯは、チップ間を接続するワイヤーＷＯＩを介して、チップｉｃ１ａの中継信号線ＴＤＩａに対応するパッドＡＩａに接続されている。こうして、テスト命令・データ出力および入力の信号線ＴＤＯ，ＴＤＩがループ状に接続される。
【００４３】
各チップｉｃの通常のコアロジック１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、個別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６にそれぞれ接続されている。
【００４４】
このように構成されたスタックドデバイス４１は、前記図７で示すホストコンピュータ１３によってチップｉｃ１ａのＴＡＰＣ７を介して各チップｉｃのＴＡＰ６を制御することによって、該スタックドデバイス２１内の総てのチップｉｃに対して一斉に、バウンダリスキャンテストが行われる。
【００４５】
このようにして、デバイスのテスト命令・データ入力ピンＢＩおよび出力ピンＢＯならびにテストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小限の４（ＢＲを省略した場合）または５ピンとし、少ないピン数でテストを行うことができ、プリント基板１１上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００４６】
さらにまた、複数のチップｉｃでＴＡＰＣ７ならびにインストラクションレジスタ３、バイパスレジスタ４およびオプションレジスタ５等を共用するので、チップｉｃ２ａ，ｉｃ３ａのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。たとえば、ＴＡＰＣ１つは、ＢＳＲのほぼ２０〜３０個分のゲート数を有するので、前記チップｉｃ２ａ，ｉｃ３ａでは、そのＢＳＲの２０〜３０個分のゲート数を削減することができる。また、チップｉｃ２ａ，ｉｃ３ａでは、コアロジック設計の度にバウンダリスキャンテストのための専用回路やピンをつけ加える必要はなくなり、設計工数としては、たとえば１０日程度短縮することができる。
【００４７】
このスタックドデバイス４１は、チップ間接続を利用しているので、その構造例は、前記スタックドデバイス２１と同様に、前記図２で示すようになる。
【００４８】
【発明の効果】
本発明の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、第１段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第１段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第１段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第１段目のチップの中継入力端に接続されてループが形成されているとともに、該装置の前記テストに使用する信号の入力端が前記第１段目のチップのテストに使用する信号の入力端に接続され、該第１段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されている。
【００４９】
それゆえ、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。さらにまた、複数のチップに共用される制御回路は第１段目のチップのみに形成すればよく、残余のチップのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。
【図面の簡単な説明】
【図１】 本発明の参考形態１の半導体装置であるスタックドデバイス内の電気回路図である。
【図２】 図１および図５で示すスタックドデバイスの一構造例を示す断面図である。
【図３】 本発明の参考形態２の半導体装置であるスタックドデバイス内の電気回路図である。
【図４】 図３で示すスタックドデバイスの一構造例を示す断面図である。
【図５】 本発明の実施の形態の半導体装置であるスタックドデバイス内の電気回路図である。
【図６】 バウンダリスキャンテストに対応したデバイスの一例を示すブロック図である。
【図７】 従来のバウンダリスキャンテストの手法を説明するためのブロック図である。
【符号の説明】
１ コアロジック
２ バウンダリスキャンレジスタ〔ＢＳＲ〕（テスト用レジスタ）
３ インストラクションレジスタ（テスト用レジスタ）
４ バイパスレジスタ（テスト用レジスタ）
５ オプションレジスタ（テスト用レジスタ）
６ テストアクセスポート〔ＴＡＰ〕
７ コントローラ〔ＴＡＰＣ〕（制御回路）
１１ プリント基板
１２ コネクタ
１３ ホストコンピュータ
２１，３１，４１ スタックドデバイス
２２，３２ 基板
２３ 半田バンプ
２４ モールド樹脂
３３ ピン
Ａ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６ パッド
ＡＩ パッド（チップのテスト命令・データ入力端）
ＡＣ，ＡＭ，ＡＲ パッド（各チップの対応する信号の入力端）
ＡＯ パッド（チップのテスト命令・データ出力端）
ＡＩａ，ＡＯａ パッド（制御回路に接続されるテスト命令・データの中継入出力端）
Ｂ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６ ピン
ＢＩ ピン（装置のテスト命令・データ入力端）
ＢＣ，ＢＭ，ＢＲ ピン（装置のテストに使用する信号の入力端）
ＢＯ ピン（装置のテスト命令・データ出力端）
Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４ パッド（制御回路から出力される前記テストに使用 する信号の出力端）
ｉｃ１，ｉｃ２，ｉｃ３ チップ
ｉｃ１ａ；ｉｃ２ａ，ｉｃ３ａ チップ
ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６ 信号線
ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ 信号線
ＴＤＩａ，ＴＤＯａ 中継信号線
ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４ 信号線
Ｗ ワイヤー
Ｗ１０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４ ワイヤー
Ｗ４１，Ｗ５２，Ｗ６３ ワイヤー
ＷＩ，ＷＯ，ＷＣ，ＷＭ，ＷＲ，ＷＯＩ ワイヤー
【発明の属する技術分野】
本発明は、複数の半導体集積回路チップを一体に封止して成る半導体装置に関し、特にそのテストを行うための構成に関する。
【０００２】
【従来の技術】
近年、半導体集積回路チップの高集積化に伴って、ＩＣ，ＬＳＩ等のデバイス（半導体装置）のピン数が増加している。一方、これらのデバイスを、基板に高密度に実装したいという要望があり、パッケージの小型化が進んでいる。その結果、テストを行うにあたって、ピン間隔がテスト用のプローブの直径を下回ってしまい、プリント基板のパターン面から前記プローブを接触させて測定を行う、従来からの、いわゆるインサーキット手法を用いることが困難であるという問題が生じている。
【０００３】
このため、テストパッドの位置を工夫するなどして対応しており、余分な基板スペースが必要となり、前記高密度実装の妨げとなっている。また、ＢＧＡ（Ball Glid Array)パッケージでは、パッケージの裏側にボール状のリードが並んでおり、表面実装した後では、前記プローブを接触させること自体が不可能である。
【０００４】
特に、複数の半導体集積回路チップを、上下の積層構造から成る、または多層構造から成る、いわゆるスタックドデバイスや、平面に配置して成る、いわゆるマルチチップモジュールでは、前記高集積化に伴うピン数の増加によって、上記問題が顕著である。
【０００５】
そこで、このような問題を解決するために、複数のＩＣパッケージを実装した基板の新しいテスト法として、ＪＴＡＧテストまたはＩＥＥＥ１１４９．１準拠のテストと称されるバウンダリスキャンテスト法が開発された。そして近年では、マイクロプロッセッサの殆どがこのバウンダリスキャンテストに対応しており、また周辺回路の一部も対応するようになってきている。バウンダリスキャンテストは、プリント基板に実装されたＩＣやＬＳＩパッケージデバイスのピンが間違いなく接続されているか否かを、プリント基板外部のホストコンピュータ等のテスターから信号を送って調べる手法である。
【０００６】
前記バウンダリスキャンテストに対応したデバイスは、たとえば図６で示すように構成されており、デバイス本来の機能を実現するコアロジック１の他に、バウンダリスキャンレジスタ（以降、ＢＳＲと略称する）２と、インストラクションレジスタ３と、バイパスレジスタ４と、オプションレジスタ５と、それらを制御するテストアクセスポート（以降、ＴＡＰと略称する）６と、前記ＴＡＰ６を制御するコントローラ（以降、ＴＡＰＣと略称する）７となどを備えて構成されており、前記コアロジック１自体の構成はどのようなものであってもよい。
【０００７】
前記ＴＡＰ６は、コアロジック１に対する命令やデータおよびテスト結果の入出力を行うシリアルインタフェイスであり、バウンダリスキャンテストの規格上、下記の５本の信号線ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴから成る。ただし、ＴＲＳＴは、オプションである。前記ＢＳＲ２は、前記コアロジック１の各入出力端と対応するピン８との間にそれぞれ介在されるセルと称されるシフトレジスタ２ｓを一連に接続したものであり、前記シフトレジスタ２ｓが従来のプローブと等価な働きをし、前記信号線ＴＤＩ，ＴＤＯとコアロジック１の各入出力端とを接続する。また、前記信号線ＴＤＩ，ＴＤＯ間には、前記バイパスレジスタ４、インストラクションレジスタ３およびオプションレジスタ５が相互に並列に介在される。
【０００８】
前記ＴＤＩは前記コアロジック１に対して命令やデータをシリアル入力する信号線であり、前記ＴＤＯは前記コアロジック１からのデータをシリアル出力する信号線であり、前記ＴＣＫは前記コアロジック１に固有のシステムクロックとは独立したテスト用のクロックを供給する信号線であり、前記ＴＭＳはテスト動作を制御する信号線であり、前記ＴＲＳＴは前記ＴＡＰＣを非同期に初期化する信号線である。これらの５本の信号線を外部のホストコンピュータで制御することによって、前記バウンダリスキャンテストが可能となっている。
【０００９】
バウンダリスキャンテストの内容については、たとえば「ＪＴＡＧテストの基礎と応用」（１９９８．１２．１、ＣＱ出版社）や、特開平５−３２２９８８号公報などに示されている。
【００１０】
図７は、従来のバウンダリスキャンテストの手法を説明するための図である。テスト対象のプリント基板１１上には、複数のデバイスＩＣ１，ＩＣ２，…，ＩＣｎ（以下、総称するときには参照符ＩＣで示す）が実装されている。プリント基板１１の辺縁部にはコネクタ１２が搭載されており、このコネクタ１２にホストコンピュータ１３が接続される。
【００１１】
各デバイスＩＣにおいて、前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するピンは、プリント基板１１上に形成されたパターンを介して、相互に並列に、前記コネクタ１２の対応するピンに接続される。一方、前記信号線ＴＤＩ，ＴＤＯ，に対応するピンは、前段側のデバイスの信号線ＴＤＯに対応するピンが後段側のデバイスの信号線ＴＤＩに対応するピンへと順次縦続接続されてゆき、また第１段目のデバイスの信号線ＴＤＩに対応するピンおよび最終段のデバイスの信号線ＴＤＯに対応するピンは、コネクタ１２の対応するピンに接続されている。
【００１２】
このように構成されたプリント基板１１において、ホストコンピュータ１３によって各デバイスＩＣを制御することによって、総てのデバイスＩＣに対して一斉に、バウンダリスキャンテストが行われる。なお、各デバイスＩＣ固有のファンクションテストは、上記ピンとは異なるピンを使用して、各デバイスＩＣ毎に個別に、順次行われてゆく。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記スタックドデバイスやマルチチップモジュールなどの複数の半導体集積回路チップを一体に封止して成るデバイスにおいて、既存のチップをそのまま一体に封止しただけでは、前記バウンダリスキャンテストを可能にするために、各チップ毎に前記５本の信号線が必要となってピン数が増加し、またそのピン数の増加によって基板上でのテストパターン長が長くなる。また、各チップ数分の回数だけ、テストを行う必要が生じる。
【００１４】
本発明の目的は、複数の半導体集積回路チップを一体に封止して成る半導体装置において、少ないピン数で、かつ１回でテストを行うことができる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、複数のバウンダリスキャンテストに対応した半導体集積回路チップを一体に封止して成る半導体装置において、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、第１段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第１段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第１段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第１段目のチップの中継入力端に接続されてループが形成されているとともに、該装置の前記テストに使用する信号の入力端が前記第１段目のチップのテストに使用する信号の入力端に接続され、該第１段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されていることを特徴とする。
【００１６】
上記の構成によれば、複数の半導体集積回路チップを一体に封止して成る半導体装置にバウンダリスキャンテストなどのテストを行うにあたって、各チップには、バウンダリスキャンテスト対応チップにおけるＢＳＲなどのテスト用レジスタを搭載するとともに、ＴＤＩ，ＴＤＯなどのテスト命令・データ入出力端およびＴＣＫ，ＴＭＳ，ＴＲＳＴなどのテストに使用する信号の入力端を搭載する。
【００１７】
一方、ＴＡＰＣなどの制御回路を第１段目のチップにのみ搭載する。これに合わせて、該第１段目のチップには、テスト命令・データの中継入出力端および該制御回路から出力される前記テストに使用する信号の出力端を搭載し、前記テストに使用する信号は、チップ間の接続を利用して、該第１段目のチップから残余のチップに配分する。また、テスト命令・データに対しては、チップ間の接続を利用して、第１段目のチップの中継出力端を次段のチップのテスト命令・データ入力端に接続し、以降前段側のチップのテスト命令・データ出力端を後段側のチップのテスト命令・データ入力端に縦続接続してゆき、最終段のチップのテスト命令・データ出力端を前記第１段目のチップの中継入力端に接続してループを形成することによって、各チップに供給する。
【００１８】
したがって、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限、たとえば前記バウンダリスキャンテストに対応する場合には、４または５ピンとし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。さらにまた、複数のチップに共用される制御回路は第１段目のチップのみに形成すればよく、残余のチップのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。
【００１９】
【発明の実施の形態】
本発明の参考形態１について、図１および図２ならびに前記図６に基づいて説明すれば以下のとおりである。
【００２０】
図１は、本発明の参考形態１の半導体装置であるスタックドデバイス２１内の電気回路図である。このスタックドデバイス２１内には、複数のチップｉｃ１，ｉｃ２，ｉｃ３（以下、総称するときには参照符ｉｃで示す）が相互に一体で封止されている。各チップｉｃは、ともに前記図６で示すデバイス本来の機能を実現するコアロジック１の他に、前記ＢＳＲ２と、インストラクションレジスタ３と、バイパスレジスタ４と、オプションレジスタ５と、それらを制御するＴＡＰ６と、前記ＴＡＰ６を制御するＴＡＰＣ７となどを備えて構成されており、前記コアロジック１自体の構成はどのようなものであってもよい。
【００２１】
各チップｉｃにおいて、前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，ＡＲは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバイス２１の対応するピンＢＣ，ＢＭ，ＢＲにそれぞれ接続される。一方、前記信号線ＴＤＩ，ＴＤＯに対応するパッドＡＩ，ＡＯは、チップ間を接続するワイヤーＷＯＩを介して、前段側のデバイスの信号線ＴＤＯに対応するパッドＡＯが後段側のデバイスの信号線ＴＤＩに対応するパッドＡＩへと順次縦続接続されてゆき、また第１段目のチップｉｃ１の信号線ＴＤＩに対応するパッドＡＩおよび最終段のチップｉｃ３の信号線ＴＤＯに対応するパッドＡＯは、対応するピンＢＩ，ＢＯにそれぞれ接続されている。
【００２２】
同様に、通常のコアロジック１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６は、チップ間を接続するワイヤーＷ４１，Ｗ５２，Ｗ６３をそれぞれ介して、相互に並列に、前段側のチップの出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ４，Ａ５，Ａ６が後段側のチップの入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３に対応するパッドＡ１，Ａ２，Ａ３へと接続され、また第１段目のチップｉｃ１の入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３に対応するパッドＡ１，Ａ２，Ａ３および最終段のチップｉｃ３の出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、対応するピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６にそれぞれ接続されている。
【００２３】
このように構成されたスタックドデバイス２１は、前記図７で示すデバイスＩＣ１やＩＣ２として、テスト対象のプリント基板１１上に搭載され、前記ホストコンピュータ１３によって各チップのＴＡＰ６を制御することによって、該スタックドデバイス２１内の総てのチップｉｃに対して一斉に、バウンダリスキャンテストが行われる。なお、各チップｉｃ固有のファンクションテストは、前記ピンＢ１〜Ｂ６などを使用して、各チップｉｃ毎に個別に、順次行われてゆく。
【００２４】
このようにして、デバイスのテスト命令・データ入力ピンＢＩおよび出力ピンＢＯならびにテストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小限の４（ＢＲを省略した場合）または５ピンとし、少ないピン数でテストを行うことができ、プリント基板１１上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００２５】
図２は、前記スタックドデバイス２１の一構造例を示す断面図である。なお、前記図１では、チップは、ｉｃ１，ｉｃ２，ｉｃ３の３つであったけれども、説明の簡略化のために、この図２ではチップは２つとする。該スタックドデバイス２１は、基板２２の一方面側に、２つのチップｉｃ１，ｉｃ２が積層されて構成され、前記基板２２の他方面側に、半田バンプ２３がマトリクス状に配列されたＢＧＡ構造の半導体装置である。各チップｉｃ１，ｉｃ２は、基板２２上のパッドと、ワイヤーＷによってそれぞれ接続されており、該基板２２上のパターンを介して、前記半田バンプ２３と接続されている。各チップｉｃ１，ｉｃ２は、モールド樹脂２４によって、相互に一体で気密に封止されている。
【００２６】
このように、このスタックドデバイス２１では、基板２２の一方面側に２つのチップｉｃ１，ｉｃ２が積層されており、前記ワイヤーＷＯＩやワイヤーＷ４１，Ｗ５２，Ｗ６３によってチップｉｃ１，ｉｃ２間の接続が可能となっている。
【００２７】
本参考形態の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、各チップに搭載され、該チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの入出力端および前記テストに使用する信号の入力端とを含み、一体に封止された内部で、装置のテスト命令・データ入力端が第１段目のチップのテスト命令・データ入力端に接続されているとともに、順次、前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記装置のテスト命令・データ出力端に接続され、装置の前記テストに使用する信号の入力端が各チップの対応する信号の入力端に接続されている。
【００２８】
それゆえ、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００２９】
本発明の参考形態２について、図３および図４ならびに前記図６に基づいて説明すれば以下のとおりである。
【００３０】
図３は、本発明の実施の他の形態の半導体装置であるスタックドデバイス３１内の電気回路図である。このスタックドデバイス３１は、上述のスタックドデバイス２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。２つのチップｉｃ１，ｉｃ２は、ともに前記図６および図１と同様に、デバイス本来の機能を実現するコアロジック１の他に、前記ＢＳＲ２と、インストラクションレジスタ３と、バイパスレジスタ４と、オプションレジスタ５と、それらを制御するＴＡＰ６と、前記ＴＡＰ６を制御するＴＡＰＣ７となどを備えて構成されている。
【００３１】
各チップｉｃにおいて、前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，ＡＲは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバイス３１の対応するピンＢＣ，ＢＭ，ＢＲにそれぞれ接続される。また、前記信号線ＴＤＯに対応するパッドＡＯは、ワイヤーＷＯを介して、各チップｉｃ１，ｉｃ２毎に個別に設けられたピンＢＯにそれぞれ接続されており、バウンダリスキャンテスト出力が、シリアルでそれぞれ出力される。一方、前記信号線ＴＤＩに対応するパッドＡＩにおいて、第１段目のチップｉｃ１の信号線ＴＤＩに対応するパッドＡＩは、ワイヤーＷＩを介して、対応するピンＢＩに接続されているのに対して、後段のチップｉｃ２の信号線ＴＤＩに対応するパッドＡＩは、ワイヤーＷＯＩを介して、前段のチップｉｃ１の信号線ＴＤＯに対応するピンＢＯに接続されている。
【００３２】
また、各チップｉｃの通常のコアロジック１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、個別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６にそれぞれ接続されている。
【００３３】
このようにして、チップ間が直接接続できない場合にも、ピンＢＯを介してチップ間を接続することによって、デバイスのテスト命令・データ出力ピンＢＯは各チップｉｃ１，ｉｃ２毎に個別に必要となるけれども、残余のテスト命令・データ入力ピンＢＩおよびテストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小限の３（ＢＲを省略した場合）または４ピンとし、少ないピン数でテストを行うことができ、プリント基板１１上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００３４】
図４は、前記スタックドデバイス３１の一構造例を示す断面図である。該スタックドデバイス３１は、基板３２の表裏両面に、各チップｉｃ２，ｉｃ１がそれぞれ貼合わせられ、一対の両側部からピン３３がそれぞれ１列に配列されて形成されるＤＩＬ（Dual In Line）構造の半導体装置である。したがって、前記のように、それぞれ基板３２の表裏各面側となるチップｉｃ２，ｉｃ１間をワイヤーによって接続できないので、前記のようにテスト命令・データ出力ピンＢＯを介して接続される。各チップｉｃ１，ｉｃ２は、モールド樹脂２４によって、相互に一体で気密に封止されている。
【００３５】
本参考形態２の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、各チップに搭載され、該チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの入出力端および該制御回路に接続される前記テストに使用する信号の入力端とを含み、一体に封止された内部で、装置のテスト命令・データ入力端が第１段目のチップのテスト命令・データ入力端に接続され、各チップのテスト命令・データ出力端が装置の対応する各出力端に接続されるとともに、該出力端を介して後段側のチップのテスト命令・データ入力端に縦続接続され、装置の前記テストに使用する信号の入力端が各チップの対応する信号の入出力端に接続されている。
【００３６】
それゆえ、直接チップ間の接続を行えない場合に、装置のテスト命令・データ出力端はチップ数分必要となるけれども、装置のテスト命令・データ入力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００３７】
本発明の実施の形態について、図５および前記図２ならびに前記図６に基づいて説明すれば以下のとおりである。
【００３８】
図５は、本発明の実施の形態の半導体装置であるスタックドデバイス４１内の電気回路図である。このスタックドデバイス４１は、上述のスタックドデバイス２１，３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このスタックドデバイス４１で用いられるチップｉｃ１ａ，ｉｃ２ａ，ｉｃ３ａは、前記図６を参照して、デバイス本来の機能を実現するコアロジック１の他に、前記ＢＳＲ２およびＴＡＰ６をそれぞれ備えている点は、前述のチップｉｃ１，ｉｃ２，ｉｃ３と同様であるけれども、第２段目以降のチップｉｃ２ａ，ｉｃ３ａには制御回路としてのＴＡＰＣ７ならびにインストラクションレジスタ３、バイパスレジスタ４およびオプションレジスタ５等は設けられておらず、第１段目のチップｉｃ１ａのみに設けられている点で異なる。
【００３９】
このため、チップｉｃ１ａには、信号線ＴＤＩ、ＴＤＯの中継信号線ＴＤＩａ，ＴＤＯａ、および前記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応する出力信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４が設けられている。また、チップｉｃ２ａ，ｉｃ３ａには、前記信号線ＴＤＩとともに、前記信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４が設けられている。
【００４０】
第１段目のチップｉｃ１ａにおいて、前記信号線ＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＩ，ＡＣ，ＡＭ，ＡＲは、ワイヤーＷＩ，ＷＣ，ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバイス４１の対応するピンＢＩ，ＢＣ，ＢＭ，ＢＲにそれぞれ接続される。また、前記中継信号線ＴＤＯａに対応するパッドＡＯａは、ワイヤーＷＯを介して、ピンＢＯに接続される。
【００４１】
一方、信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４に対応するパッドＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４は、チップ間を接続するワイヤーＷ１０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４を介して、相互に並列に、チップｉｃ２ａ，ｉｃ３ａの対応する信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４のパッドＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４にそれぞれ接続される。
【００４２】
また、信号線ＴＤＯに対応するパッドＡＯは、チップ間を接続するワイヤーＷＯＩを介して、チップｉｃ２ａの信号線ＴＤＩに対応するパッドＡＩに接続され、同様に、チップｉｃ２の信号線ＴＤＯに対応するパッドＡＯは、チップ間を接続するワイヤーＷＯＩを介して、チップｉｃ３ａの信号線ＴＤＩに対応するパッドＡＩに接続される。そして、チップｉｃ３ａの信号線ＴＤＯに対応するパッドＡＯは、チップ間を接続するワイヤーＷＯＩを介して、チップｉｃ１ａの中継信号線ＴＤＩａに対応するパッドＡＩａに接続されている。こうして、テスト命令・データ出力および入力の信号線ＴＤＯ，ＴＤＩがループ状に接続される。
【００４３】
各チップｉｃの通常のコアロジック１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、個別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６にそれぞれ接続されている。
【００４４】
このように構成されたスタックドデバイス４１は、前記図７で示すホストコンピュータ１３によってチップｉｃ１ａのＴＡＰＣ７を介して各チップｉｃのＴＡＰ６を制御することによって、該スタックドデバイス２１内の総てのチップｉｃに対して一斉に、バウンダリスキャンテストが行われる。
【００４５】
このようにして、デバイスのテスト命令・データ入力ピンＢＩおよび出力ピンＢＯならびにテストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小限の４（ＢＲを省略した場合）または５ピンとし、少ないピン数でテストを行うことができ、プリント基板１１上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。
【００４６】
さらにまた、複数のチップｉｃでＴＡＰＣ７ならびにインストラクションレジスタ３、バイパスレジスタ４およびオプションレジスタ５等を共用するので、チップｉｃ２ａ，ｉｃ３ａのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。たとえば、ＴＡＰＣ１つは、ＢＳＲのほぼ２０〜３０個分のゲート数を有するので、前記チップｉｃ２ａ，ｉｃ３ａでは、そのＢＳＲの２０〜３０個分のゲート数を削減することができる。また、チップｉｃ２ａ，ｉｃ３ａでは、コアロジック設計の度にバウンダリスキャンテストのための専用回路やピンをつけ加える必要はなくなり、設計工数としては、たとえば１０日程度短縮することができる。
【００４７】
このスタックドデバイス４１は、チップ間接続を利用しているので、その構造例は、前記スタックドデバイス２１と同様に、前記図２で示すようになる。
【００４８】
【発明の効果】
本発明の半導体装置は、以上のように、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、第１段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第１段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第１段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第１段目のチップの中継入力端に接続されてループが形成されているとともに、該装置の前記テストに使用する信号の入力端が前記第１段目のチップのテストに使用する信号の入力端に接続され、該第１段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されている。
【００４９】
それゆえ、装置のテスト命令・データ入力端および出力端ならびにテストに使用する信号の入力端を必要最小限とし、少ないピン数でテストを行うことができ、基板上でのテストパターン長を短くすることができる。また、１回でテストを行うことができる。さらにまた、複数のチップに共用される制御回路は第１段目のチップのみに形成すればよく、残余のチップのゲート数を抑えてチップ面積を縮小することができるとともに、工数を削減することができる。
【図面の簡単な説明】
【図１】 本発明の参考形態１の半導体装置であるスタックドデバイス内の電気回路図である。
【図２】 図１および図５で示すスタックドデバイスの一構造例を示す断面図である。
【図３】 本発明の参考形態２の半導体装置であるスタックドデバイス内の電気回路図である。
【図４】 図３で示すスタックドデバイスの一構造例を示す断面図である。
【図５】 本発明の実施の形態の半導体装置であるスタックドデバイス内の電気回路図である。
【図６】 バウンダリスキャンテストに対応したデバイスの一例を示すブロック図である。
【図７】 従来のバウンダリスキャンテストの手法を説明するためのブロック図である。
【符号の説明】
１ コアロジック
２ バウンダリスキャンレジスタ〔ＢＳＲ〕（テスト用レジスタ）
３ インストラクションレジスタ（テスト用レジスタ）
４ バイパスレジスタ（テスト用レジスタ）
５ オプションレジスタ（テスト用レジスタ）
６ テストアクセスポート〔ＴＡＰ〕
７ コントローラ〔ＴＡＰＣ〕（制御回路）
１１ プリント基板
１２ コネクタ
１３ ホストコンピュータ
２１，３１，４１ スタックドデバイス
２２，３２ 基板
２３ 半田バンプ
２４ モールド樹脂
３３ ピン
Ａ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６ パッド
ＡＩ パッド（チップのテスト命令・データ入力端）
ＡＣ，ＡＭ，ＡＲ パッド（各チップの対応する信号の入力端）
ＡＯ パッド（チップのテスト命令・データ出力端）
ＡＩａ，ＡＯａ パッド（制御回路に接続されるテスト命令・データの中継入出力端）
Ｂ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６ ピン
ＢＩ ピン（装置のテスト命令・データ入力端）
ＢＣ，ＢＭ，ＢＲ ピン（装置のテストに使用する信号の入力端）
ＢＯ ピン（装置のテスト命令・データ出力端）
Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４ パッド（制御回路から出力される前記テストに使用 する信号の出力端）
ｉｃ１，ｉｃ２，ｉｃ３ チップ
ｉｃ１ａ；ｉｃ２ａ，ｉｃ３ａ チップ
ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，ＰＡＤ６ 信号線
ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ 信号線
ＴＤＩａ，ＴＤＯａ 中継信号線
ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４ 信号線
Ｗ ワイヤー
Ｗ１０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４ ワイヤー
Ｗ４１，Ｗ５２，Ｗ６３ ワイヤー
ＷＩ，ＷＯ，ＷＣ，ＷＭ，ＷＲ，ＷＯＩ ワイヤー
Claims (1)
- 複数のバウンダリスキャンテストに対応した半導体集積回路チップを一体に封止して成る半導体装置において、
各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、
第１段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、
一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第１段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第１段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第１段目のチップの中継入力端に接続されてループが形成されているとともに、
該装置の前記テストに使用する信号の入力端が前記第１段目のチップのテストに使用する信号の入力端に接続され、該第１段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されていることを特徴とする半導体装置。
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