JPS6135546A - 半導体装置 - Google Patents

半導体装置

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JPS6135546A
JPS6135546A JP15661884A JP15661884A JPS6135546A JP S6135546 A JPS6135546 A JP S6135546A JP 15661884 A JP15661884 A JP 15661884A JP 15661884 A JP15661884 A JP 15661884A JP S6135546 A JPS6135546 A JP S6135546A
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JP
Japan
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chip
output
gate
chips
test
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JP15661884A
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English (en)
Inventor
Yoshinori Enomoto
榎本　義詔
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to EP85401535A priority patent/EP0174224B1/en
Priority to US06/759,448 priority patent/US4703483A/en
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体チップの上に半導体チップを搭載してな
るＣｈｉｐ　ｏｎ　Ｃｈｉｐの半導体装置に係り、両方
のチップの結線状態が試験できるようにした構成に関す
る。
大規模集積回路（ＬＳＩ）の高機能化、高集積化により
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯＳとＴＴＬ、またはアナ
ログと０ＭＯ３のディジタル、さらにインタフェイス回
路を設けてＣＭＯＳとＥＣＬ等の構成を有するＬＳＩの
要求に対し、同一チップ内に構成することは困難である
。無理をして強行しても製造工程上、またその歩留りの
上からも極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが通用でき、各機能毎の特徴が生かせ
ることになり、そのため２チツプよりなる抱き込み型の
所謂Ｃｈｉｐ　ｏｎ　ＣｈｉｐのＬＳＩが検討されるよ
うになった。
この場合、ＬＳＩの製造歩留り上、信頼性上問題となる
のは２チツプ間の結線状態の確実性であり、その試験が
可能な構成のＬＳＩが望まれる。
〔従来の技術と問題点〕
２チツプ間の接続部の数の少ない場合は、ＬＳＩ内に特
に試験回路を組み込まなくとも、結線状態の目視検査等
によりある程度の検査ができたが、確実性はない。その
ため大規模のＬＳＩになる程、電気的に試験することが
必要である。
Ｃｈｉｐ　ｏｎ　Ｃｈｉｐには例えばＭｅｍｏｒｙ　ｏ
ｎ　Ｌｏｇｉｃ、Ｌｏｇｉｃ　ｏｎ　Ｌｏｇｉｃ等があ
るが、各々のチップを試験することは比較的容易である
が、組立た状態では外部端子を持たない上側のチップは
信号を直接アクセスできないため、電気的な試験をする
ことは非常に困難である。
〔問題点を解決するための手段〕
上記問題点の解決は、２個の半導体チップが結線されて
なり、第１の半導体チップには動作信号と試験信号を選
択する回路と、該選択回路の出力を両半導体チップの接
続部を経由して第２の半導体チップに導く配線と、第２
の半導体チップには該選択回路の出力群を入力するアン
ドゲートと、該アンドゲートの出力を第１の半導体チッ
プの検出用端子に接続する配線とを設けて前記接続部の
結線状態を試験できるようにした本発明による半導体装
置により達成される。
〔作用〕
上下のチップの結線状態を試験する回路をあらかじめチ
ップの周辺部に設けておき、容易に試験ができる回路構
成にする。
そのためＬＳＩを動作モードと試験モードに切り換えら
れる制御端子を設け、上下のチップの結線状態を試験す
る場合は試験モードにして、試験信号を両チップの接続
部を経由させ、再びもとのチップに返して接続の可否を
判定する。
各接続部の切り換えの制御は、接続部毎に設けられた動
作信号と試験信号を選択する選択回路を順次切り換えて
行う。
上側のチップはＬＳＩの外から直接アクセスできなＧ１
が、以上のように下側のチップの接続部を通してアクセ
スして、両チップ間の接続を試験することができる。
〔実施例〕
第１図は本発明によるチップ間結線の試験回路図である
。
図において、鎖線より左側は下側のチップＡ１右側は上
側のチップＢを示す。接続部１〜接続部ｎは両チップの
接続用パッドを接続したもので、ここの結線の可否を試
験する。
チップＡには各接続部毎に出力バッファＡｌ−Ａｎの前
段に選択回路１が設けられ、制御信号ＣＮＴＬが０”の
ときはＬＳＩは通常の動作モードになり、“１″のとき
はＬＳＩは試験モードになる。
チップＢには各接続部より入カバソファ８１〜Ｂｎの後
段にｎ入力のアンドゲート２が設けられる。
アンドゲート２の出力は出力バッファ３、検出用接続部
４、チップＡの入カバフファ５を経由して検出端子６に
接続される。
以下に試験順序を述べる。
ｉ、制御端子を“ｌ”にする。
ｉｉ　、試験する端子、例えば試験端子１以外のすべて
の試験端子を′１″にする。
ｉｉｉ　、試験端子１に１”、“０”の信号を与え、検
出端子６に、該信号が現れるかどうかを調べる。
■、試験端子２以外のすべての試験端子を“１”にし、
試験端子２について同様に調べる。以下試験端子ｎまで
すべての試験端子について１周べる。
チップＡの試験端子は接続部と同数のｎ個設けられ、選
択回路ｌにより通常の入力端子と兼ねられ、さらに検出
端子６も選択回路を使用すれば通常の出力端子と兼ねら
れる。即ちｎ個の試験端子と１個の検出端子は外部端子
と共用できる。従ってチップ間結線試験を可能にするた
めに、制御端子を１個だけ追加すればよい。
第２図は本発明によるＬＳＩを模式的に示す断面図であ
る。
図において、パッケージ７の上にチップＡを搭載し、そ
の上にチップＢをフェイスダウンに載せ、バンプ（導電
層の隆起部）８．９により両チップを結線する。つぎに
ワイヤ１０によりチップＡの周辺の外部端子のパッドと
パッケージ７にメタライズされたリードとをボンディン
グする。
実施例では両チップの結線をパン１８．９で行ったが、
ビームリードで行ってもよい。
〔発明の効果〕
以上説明したように本発明によれば、２チップ間の結線
の可否を、ＬＳＩ内の試験回路により判定できる。この
試験は大規模のＬＳＩになる程、電気的に試験すること
が困難であるが、本発明によれば容易に、かつ確実に試
験ができて、ＬＳＩの歩留りと信頬性を向上することが
できる。
【図面の簡単な説明】
第１図は本発明によるチップ間結線の試験回路図、 第２図は本発明によるＬＳＩを模式的に示す断面図、 図において、 ■は選択回路、　　　　　２はアンドゲート、３は出カ
バソファ、　　４は検出用接続部、５は入カバソファ、
　　６は検出端子 ７はパッケージ、　　　　８．９はバンプ、ＩＯはワイ
ヤ を示す、 茶　１　国 嘉　２　和

Claims (1)

    【特許請求の範囲】
  1. 　２個の半導体チップが結線されてなり、第１の半導体
    チップには動作信号と試験信号を選択する回路と、該選
    択回路の出力を両半導体チップの接続部を経由して第２
    の半導体チップに導く配線と、第２の半導体チップには
    該選択回路の出力群を入力するアンドゲートと、該アン
    ドゲートの出力を第１の半導体チップの検出用端子に接
    続する配線とを設けて前記接続部の結線状態を試験でき
    るようにしたことを特徴とする半導体装置。
JP15661884A 1984-07-27 1984-07-27 半導体装置 Pending JPS6135546A (ja)

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JP15661884A JPS6135546A (ja) 1984-07-27 1984-07-27 半導体装置
KR1019850004960A KR900000175B1 (ko) 1984-07-27 1985-07-11 칩온칩(chip on chip)형 반도체 집적회로
DE8585401535T DE3578224D1 (de) 1984-07-27 1985-07-25 Integrierte schaltung vom chip-auf-chip-typ.
EP85401535A EP0174224B1 (en) 1984-07-27 1985-07-25 Chip on chip type integrated circuit device
US06/759,448 US4703483A (en) 1984-07-27 1985-07-26 Chip on chip type integrated circuit device

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JPS6135546A true JPS6135546A (ja) 1986-02-20

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KR (1) KR900000175B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110085A (ja) * 2001-09-28 2003-04-11 Rohm Co Ltd 半導体装置
US7112468B2 (en) 1998-09-25 2006-09-26 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor
WO2007141931A1 (ja) * 2006-05-29 2007-12-13 Panasonic Corporation 複数チップ構成半導体装置、及び半導体検査方法
JP2012516451A (ja) * 2009-01-27 2012-07-19 クアルコム，インコーポレイテッド 積層集積回路デバイス中のティアツーティア結合を検出するための回路

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Also Published As

Publication number Publication date
KR860001486A (ko) 1986-02-26
KR900000175B1 (ko) 1990-01-23

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