JPS59150441A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59150441A JPS59150441A JP1638883A JP1638883A JPS59150441A JP S59150441 A JPS59150441 A JP S59150441A JP 1638883 A JP1638883 A JP 1638883A JP 1638883 A JP1638883 A JP 1638883A JP S59150441 A JPS59150441 A JP S59150441A
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- test
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- circuit
- integrated circuit
- lsi
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Microelectronics & Electronic Packaging (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路に係り、竹に機能テストを容易
化するためのテスト用回路を内蔵した集積回路に関する
。
化するためのテスト用回路を内蔵した集積回路に関する
。
ＬＳＩ （大規模集積回路）の機能テストを行なう場合
、従来はテスターから入カバターンデータに基つくテス
ト電圧を供試ＬＳＩに力え、このＬＳＩからの出力ｔＢ
：をロノックデータに変換して出力・ぞターンデータと
比較する方法とか、テスターから入カバターンデータに
基つくテスト電圧を供試ＬＳＩおよび予め良品と判定烙
れた良品ＬＳＩに与え、両者のＬＳＩの出力を比較する
方法が採用されている。
、従来はテスターから入カバターンデータに基つくテス
ト電圧を供試ＬＳＩに力え、このＬＳＩからの出力ｔＢ
：をロノックデータに変換して出力・ぞターンデータと
比較する方法とか、テスターから入カバターンデータに
基つくテスト電圧を供試ＬＳＩおよび予め良品と判定烙
れた良品ＬＳＩに与え、両者のＬＳＩの出力を比較する
方法が採用されている。
しかし、前者のように入力・やターンデータと出カバタ
ーンデータとを作成・して供試ＬＳＩ（ｒテストする方
法は、最近のＬＳＩのように端子数の増大に伴なって出
カバターンデータの量が多くなると、それを作成するの
も大変であシ、テスターで上記ノＲクーンデータを格納
しておくだめのメモリの容！’に多く心事とする。
ーンデータとを作成・して供試ＬＳＩ（ｒテストする方
法は、最近のＬＳＩのように端子数の増大に伴なって出
カバターンデータの量が多くなると、それを作成するの
も大変であシ、テスターで上記ノＲクーンデータを格納
しておくだめのメモリの容！’に多く心事とする。
甘だ、後者のように良品を用いる方法は、良品およびそ
の出力を比較するだめの比較回路群が必貴となり、一度
に複数のＬＳＩをテストしようとすると比較回路群を多
数設ける必要が生じる。壕だ、良品ＬＳＩと供試ＬＳＩ
の出力信号が共に比較回路に集中１゛るので、テストボ
ード上への比較回路の実装が困難である。
の出力を比較するだめの比較回路群が必貴となり、一度
に複数のＬＳＩをテストしようとすると比較回路群を多
数設ける必要が生じる。壕だ、良品ＬＳＩと供試ＬＳＩ
の出力信号が共に比較回路に集中１゛るので、テストボ
ード上への比較回路の実装が困難である。
本発明−二上記の事情に鑑みてなａれたもので、機能テ
ストを高い信頼性で実施可能であシ、複数個同時にテス
トすることも簡単であ勺、テスターの構成をＷ（Ｊ単化
し得る半導体集積回路を提供するものである。
ストを高い信頼性で実施可能であシ、複数個同時にテス
トすることも簡単であ勺、テスターの構成をＷ（Ｊ単化
し得る半導体集積回路を提供するものである。
〔発明の概要〕
即ち、本発明の半導体集積回路は、半導体集積回路内部
で発生する複数の内部出力信号をそれぞれ対応して外部
へ出力するだめの複数の出力端子と、１個のテスト制御
端子と、１個のテスト出力端子と、半導体集積回路内部
で前記複数の内部出力信号にそｉｌ、それ対応して設け
られ、前記テスト制御端子に外部から力えられるテスト
制御信号の論理レベルに応じてテストモードあるいは通
常動作モードに切シ換えられ、通常動作モードにおいて
は前記内部出力信号そ第１ぞれを各対応する出力端子へ
導く経路を形成し、テストモードにおいては各対応する
出力端子に外部から力えられるテスト人力（Ｑ号と各対
応する内部出力信号との比較を杓なってそれぞれの比較
出力信号を発生する複数のテスト用鍮」路と、これらの
テスト用回路のそれぞれの比較出力信号の論理和をとっ
て前記テスト出力端子へ導き出す回路とを具備すること
′ｆｉ：唱徴とするものである。
で発生する複数の内部出力信号をそれぞれ対応して外部
へ出力するだめの複数の出力端子と、１個のテスト制御
端子と、１個のテスト出力端子と、半導体集積回路内部
で前記複数の内部出力信号にそｉｌ、それ対応して設け
られ、前記テスト制御端子に外部から力えられるテスト
制御信号の論理レベルに応じてテストモードあるいは通
常動作モードに切シ換えられ、通常動作モードにおいて
は前記内部出力信号そ第１ぞれを各対応する出力端子へ
導く経路を形成し、テストモードにおいては各対応する
出力端子に外部から力えられるテスト人力（Ｑ号と各対
応する内部出力信号との比較を杓なってそれぞれの比較
出力信号を発生する複数のテスト用鍮」路と、これらの
テスト用回路のそれぞれの比較出力信号の論理和をとっ
て前記テスト出力端子へ導き出す回路とを具備すること
′ｆｉ：唱徴とするものである。
したがって、供試半導体集積回路のテスト用回路をテス
トモードにし、良品半導体組積回路のテスト用回路を通
常動作モードにし、それぞれの斗嗜体年積回路に同じ入
カバターンデータに基づくテスト入力電圧を与え、良品
半導体組積回路の出力・ぐターンデータ（内部出力信号
）を伊３試半導体集私回路にＪジえることによって、供
試半導体集積回路のテスト用回路で自己の出力パターン
デーク（内部出力信号）を良品生導体集和回路の出カバ
ターンガータと比較し７、その比較結果にテスト出力端
子に出力づるようになるの一〇、テスター力・ら出力パ
ターンプ゛−夕を発性う゛る心裏カー・なく、デスク−
に出力／４”クーンデータ比較回路を一般ける必扱かな
く乃、す、テスターの構成かｆｆｔｉ 汗に凶、え、。
トモードにし、良品半導体組積回路のテスト用回路を通
常動作モードにし、それぞれの斗嗜体年積回路に同じ入
カバターンデータに基づくテスト入力電圧を与え、良品
半導体組積回路の出力・ぐターンデータ（内部出力信号
）を伊３試半導体集私回路にＪジえることによって、供
試半導体集積回路のテスト用回路で自己の出力パターン
デーク（内部出力信号）を良品生導体集和回路の出カバ
ターンガータと比較し７、その比較結果にテスト出力端
子に出力づるようになるの一〇、テスター力・ら出力パ
ターンプ゛−夕を発性う゛る心裏カー・なく、デスク−
に出力／４”クーンデータ比較回路を一般ける必扱かな
く乃、す、テスターの構成かｆｆｔｉ 汗に凶、え、。
萱だ、テスト用回路のチェックを１１４っておくことに
よって機能テストの信頼ｔ１．會高めることかでき、１
個の良品半梼体集積［１］１路の出力、４１ターンデー
クｆｆ：複数個のＪ（試半導体多÷私［１−ＩＪ路へ共
通に供給することによって複数個の伊試牛導体年私回路
の同時テストを簡単に１）なうことができる。
よって機能テストの信頼ｔ１．會高めることかでき、１
個の良品半梼体集積［１］１路の出力、４１ターンデー
クｆｆ：複数個のＪ（試半導体多÷私［１−ＩＪ路へ共
通に供給することによって複数個の伊試牛導体年私回路
の同時テストを簡単に１）なうことができる。
以斗、１Ｘｌｎｕを径照して本発明の一実施例を詳細に
説明する。
説明する。
第１図１ｉＬｓＩの一蔀を示してふシ、Ｐ１〜ｐｎは出
力端子であり、ＴＣ１〜ＴＣｎは上記出力端子ＰＩ〜Ｐ
ｎにそれぞれ対応してＬＳＩ内部ＶＣ−詐りらｉｌだテ
スト用回路、ＴＩは一ヒ記テスト用回路ＴＣ１”＝ Ｔ
Ｃｎをそれぞわ通常動作モードあるいｔ」テストモード
に切り換えるためのテスト制御（Ｆｉ号が外部から力え
らオ）、るテスト制御ｌ／ｉＩ、ｉ９、ＮＲｏＪ、前記
テスト用回路ＴＣ，〜ＴＣｎからの比較出力（Ｍ号ａｌ
−ａｎのノア処理をイ）なうノアゲート、■は上記ノア
ケ゛−トＮＲの出力を反転さゼるインノ４−夕、ＴＯは
上記インパータエの出力１外部に取り出すだめのテスト
出力ｆｉ、ｉ子である。
力端子であり、ＴＣ１〜ＴＣｎは上記出力端子ＰＩ〜Ｐ
ｎにそれぞれ対応してＬＳＩ内部ＶＣ−詐りらｉｌだテ
スト用回路、ＴＩは一ヒ記テスト用回路ＴＣ１”＝ Ｔ
Ｃｎをそれぞわ通常動作モードあるいｔ」テストモード
に切り換えるためのテスト制御（Ｆｉ号が外部から力え
らオ）、るテスト制御ｌ／ｉＩ、ｉ９、ＮＲｏＪ、前記
テスト用回路ＴＣ，〜ＴＣｎからの比較出力（Ｍ号ａｌ
−ａｎのノア処理をイ）なうノアゲート、■は上記ノア
ケ゛−トＮＲの出力を反転さゼるインノ４−夕、ＴＯは
上記インパータエの出力１外部に取り出すだめのテスト
出力ｆｉ、ｉ子である。
前記テスト用回路ＴＣ１〜ＴＣｎはそれぞれ同じ構成で
４、Ｃ１ＬＳＩ内部の内部出力信号０ＵＴｌ（１−１，
・・ｎ）か入力するｉｌのバッファＢｌと、この第１の
ノ々ツファＢ、の出力側と各対応する前記出力端子Ｐｉ
Ｏ間に設けられ、前記テスト制御端子ＴＩの信号レベル
によって開閉制御される（テスト制御信号かたとえは）
・イレベル”Ｈ”になるテストモードのときにオフ、
□逆にローレベル” Ｌ ”になる通常動作モードのと
きにオンになる）スイッチ回路Ｓと、上記テストモード
のときに各対応する出力端子Ｐ、に外部から寿えられる
テスト入力信号が入力される第を前記ノアグー） ＮＲ
に与える排他的オアグー トＥＲとからなる。
４、Ｃ１ＬＳＩ内部の内部出力信号０ＵＴｌ（１−１，
・・ｎ）か入力するｉｌのバッファＢｌと、この第１の
ノ々ツファＢ、の出力側と各対応する前記出力端子Ｐｉ
Ｏ間に設けられ、前記テスト制御端子ＴＩの信号レベル
によって開閉制御される（テスト制御信号かたとえは）
・イレベル”Ｈ”になるテストモードのときにオフ、
□逆にローレベル” Ｌ ”になる通常動作モードのと
きにオンになる）スイッチ回路Ｓと、上記テストモード
のときに各対応する出力端子Ｐ、に外部から寿えられる
テスト入力信号が入力される第を前記ノアグー） ＮＲ
に与える排他的オアグー トＥＲとからなる。
而して、上記ＬＳＩにおいでｄｌ、通常のシステム動作
時にはテスト制御端子ＴＩのテスト制御信号がローレベ
ルであシ、テスト用回路Ｔｅ ｌ”□ ＴＣｎのスイッ
チ回路Ｓがオフ状態であ勺、内部出力（Ｔｈ号ＯＵＴ
、が各対応する第１のバッファＢ１およびスイッチ回路
Ｓを経て出力端子Ｐｌ−ＰｎＧ’Ｃ現われる。そして、
テスト峙にはテスト制御端子ＴＩのテスト制御信号がハ
イレベルであシ、テスト用回路ＴＣ１〜ＴＣｎのスイッ
チ回路Ｓがオフ状態であシ、出力端子Ｐｉ−Ｐｎにはテ
スト入力信号が与えらｆする。このため、出力端子Ｐｌ
のテスト入力信号は第２のバッファＢ２を経たのち排他
的メ°アゲ−） ＥＲで内部出力信号ＯＵＴ 、との排
他的オア処理によシ比較され、この比較によシ一致の場
合にｏ−レベル、不一致の場合にノ・イレ勺１／の比較
出力信号ａ、が発生する。したがって、テスト用回路Ｔ
Ｃ，〜ＴＣｎの比較出力信号ａ１〜ａｎが全１０−レベ
ル（＝致）ならば、ノアゲート’ ＮＲの出力がハイレ
ベルになシ、インノ４−タエの出力（テスト出力端子Ｔ
ｏのテスト出力信号）はローレベルになる。これに対し
て、上記比（ψ出力信号８１〜＆ｎのどれか１つでも／
％イレベル（不一致）であれは、ノアゲートＮＲの出力
がローレベルになり、テスト出力端子ＴＯのテスト出力
（Ｔｈ号は）・イレペルになる。
時にはテスト制御端子ＴＩのテスト制御信号がローレベ
ルであシ、テスト用回路Ｔｅ ｌ”□ ＴＣｎのスイッ
チ回路Ｓがオフ状態であ勺、内部出力（Ｔｈ号ＯＵＴ
、が各対応する第１のバッファＢ１およびスイッチ回路
Ｓを経て出力端子Ｐｌ−ＰｎＧ’Ｃ現われる。そして、
テスト峙にはテスト制御端子ＴＩのテスト制御信号がハ
イレベルであシ、テスト用回路ＴＣ１〜ＴＣｎのスイッ
チ回路Ｓがオフ状態であシ、出力端子Ｐｉ−Ｐｎにはテ
スト入力信号が与えらｆする。このため、出力端子Ｐｌ
のテスト入力信号は第２のバッファＢ２を経たのち排他
的メ°アゲ−） ＥＲで内部出力信号ＯＵＴ 、との排
他的オア処理によシ比較され、この比較によシ一致の場
合にｏ−レベル、不一致の場合にノ・イレ勺１／の比較
出力信号ａ、が発生する。したがって、テスト用回路Ｔ
Ｃ，〜ＴＣｎの比較出力信号ａ１〜ａｎが全１０−レベ
ル（＝致）ならば、ノアゲート’ ＮＲの出力がハイレ
ベルになシ、インノ４−タエの出力（テスト出力端子Ｔ
ｏのテスト出力信号）はローレベルになる。これに対し
て、上記比（ψ出力信号８１〜＆ｎのどれか１つでも／
％イレベル（不一致）であれは、ノアゲートＮＲの出力
がローレベルになり、テスト出力端子ＴＯのテスト出力
（Ｔｈ号は）・イレペルになる。
次に、上記栴Ｍ、を有するＬＳＩの椋１ト、テス）１行
なう場合の手順につい１、第２図の回路接続を参照して
説明する。１０は供試（被測定）ＬＳＩ、１ノは予め良
品と一！ｌ’ｌＪ定された良品ＬＳＩであυ、それぞれ
前述したような出力端子Ｐ！〜Ｐ＋＋、テスト制御端子
ＴＩ、テスト出力端子Ｔｏの＃司かに入力端子１．−Ｉ
ｍを有する。そして、上記ＬＳＩｌ０゜１１の各対応す
る出力端子ｌ）ｉ同志を接続すると共に各対応する入力
端子Ｉ、 （１＝１ 、・・・ｍ）同志を接続する。先
ず、供試ＬＳＩ １０のテスト用回路（第１図ＴＣ１〜
ＴＣｎ ）をチェックする。そのためにはデスク−（図
示せｊ）から良品ＬＳＩ １１のテスト制御端子ＴＩに
与えるテスト制御信号１をハイレベル（テストモード）
に設定すると共に、供試ＬＳＩ １０のテスト制御端子
ＴＩに与えるテスト制御信号２もハイレベル（テストモ
ード）に設定する。次に、供試ＬＳＩ ７ ｏの内部出
力信号（第１図のＯＵＴ ｓ ” ＯＵＴ ｎ ）が全
てハイレベル（甘たはローレベル）にｌるようなテスト
情号３をテスターから入力端イｌｌ−１ｎＫ力える。さ
らに、テスターから出力端子Ｐ ｌ−Ｐ ｎの全１にハ
イレベル（またａローレベル）′ｆｃ与え、供試ＬＳＩ
７０におけるテスト用回路（第１図ＴＣＩ〜ＴＣｎ
）の比較結果が全で′°一致”と々ってそのテスト出力
端子Ｔｏの出力レベルがローレベルになることをテスタ
ーでチェックする。次に、テスターによシ上記出力端子
Ｐ １ ”−Ｐ ｎのうちの１個ヲハイレヘル（ｔ、？
ｖ”Ｎ、ローレベル）カラローレベル（捷たは）・イレ
ペル）に反転させ、供試ＬＳＩ Ｊ ｏにおけるテスト
用１四路のうちの１個の比較結果が゛不一致″となつ１
、そのテスト出力端子ＴＯの出力レベルが前記ローレベ
ルから・・イレペルに反転することをテスターでチェッ
クする。しかも、このチェックを前記出力端４Ｐｔ〜Ｐ
ｎの全てについて順次行なう。これによって、供試ＬＳ
Ｉ １ｏ Ｋおりるテスト用回路（第１図ＴＣ，〜ＴＣ
ｎ）のチェックが完了する。次に、テスターから良品Ｌ
ＳＩ Ｉ Ｊのテスト制御端子ＴＩに与えるテスト制御
信号１をローし・ベルに１−７て良品ＬＳＩ １１ ｆ
通常動作モード（出力モード）に設定し、テスターから
出力端子Ｐ１〜Ｐｎに対１゛るテスト入力仏号奢与えな
いようにし、入力端子１．〜）□にテスト・やターンデ
ークに基づくテスト入力電圧を加えて機能テストを行な
う。即ち、この場合には共晶ＬＳＩ １１におりる内部
出力信号（第１図ＯＵＴ、〜０ＵＴｎ）が供試ＬＳＩ
７ ｏへテスト入力信号として入力し、供試ＬＳＩ １
０のテスト用回路（第１図のＴＣＩ〜ＴＣｎ）において
、その内部出力信号と上記良品ＬＳＩ Ｉ Ｊからの内
部出力（Ｐｎ号との比較が行なわれるので、供試ＬＳＩ
１０の機能テスト結果の良否に応じてそのテスト出力
端子Ｔｏの出力レベルが定まる。
なう場合の手順につい１、第２図の回路接続を参照して
説明する。１０は供試（被測定）ＬＳＩ、１ノは予め良
品と一！ｌ’ｌＪ定された良品ＬＳＩであυ、それぞれ
前述したような出力端子Ｐ！〜Ｐ＋＋、テスト制御端子
ＴＩ、テスト出力端子Ｔｏの＃司かに入力端子１．−Ｉ
ｍを有する。そして、上記ＬＳＩｌ０゜１１の各対応す
る出力端子ｌ）ｉ同志を接続すると共に各対応する入力
端子Ｉ、 （１＝１ 、・・・ｍ）同志を接続する。先
ず、供試ＬＳＩ １０のテスト用回路（第１図ＴＣ１〜
ＴＣｎ ）をチェックする。そのためにはデスク−（図
示せｊ）から良品ＬＳＩ １１のテスト制御端子ＴＩに
与えるテスト制御信号１をハイレベル（テストモード）
に設定すると共に、供試ＬＳＩ １０のテスト制御端子
ＴＩに与えるテスト制御信号２もハイレベル（テストモ
ード）に設定する。次に、供試ＬＳＩ ７ ｏの内部出
力信号（第１図のＯＵＴ ｓ ” ＯＵＴ ｎ ）が全
てハイレベル（甘たはローレベル）にｌるようなテスト
情号３をテスターから入力端イｌｌ−１ｎＫ力える。さ
らに、テスターから出力端子Ｐ ｌ−Ｐ ｎの全１にハ
イレベル（またａローレベル）′ｆｃ与え、供試ＬＳＩ
７０におけるテスト用回路（第１図ＴＣＩ〜ＴＣｎ
）の比較結果が全で′°一致”と々ってそのテスト出力
端子Ｔｏの出力レベルがローレベルになることをテスタ
ーでチェックする。次に、テスターによシ上記出力端子
Ｐ １ ”−Ｐ ｎのうちの１個ヲハイレヘル（ｔ、？
ｖ”Ｎ、ローレベル）カラローレベル（捷たは）・イレ
ペル）に反転させ、供試ＬＳＩ Ｊ ｏにおけるテスト
用１四路のうちの１個の比較結果が゛不一致″となつ１
、そのテスト出力端子ＴＯの出力レベルが前記ローレベ
ルから・・イレペルに反転することをテスターでチェッ
クする。しかも、このチェックを前記出力端４Ｐｔ〜Ｐ
ｎの全てについて順次行なう。これによって、供試ＬＳ
Ｉ １ｏ Ｋおりるテスト用回路（第１図ＴＣ，〜ＴＣ
ｎ）のチェックが完了する。次に、テスターから良品Ｌ
ＳＩ Ｉ Ｊのテスト制御端子ＴＩに与えるテスト制御
信号１をローし・ベルに１−７て良品ＬＳＩ １１ ｆ
通常動作モード（出力モード）に設定し、テスターから
出力端子Ｐ１〜Ｐｎに対１゛るテスト入力仏号奢与えな
いようにし、入力端子１．〜）□にテスト・やターンデ
ークに基づくテスト入力電圧を加えて機能テストを行な
う。即ち、この場合には共晶ＬＳＩ １１におりる内部
出力信号（第１図ＯＵＴ、〜０ＵＴｎ）が供試ＬＳＩ
７ ｏへテスト入力信号として入力し、供試ＬＳＩ １
０のテスト用回路（第１図のＴＣＩ〜ＴＣｎ）において
、その内部出力信号と上記良品ＬＳＩ Ｉ Ｊからの内
部出力（Ｐｎ号との比較が行なわれるので、供試ＬＳＩ
１０の機能テスト結果の良否に応じてそのテスト出力
端子Ｔｏの出力レベルが定まる。
即ち、上述したようなＬＳＩによれば、テスト用回路’
ｒｃｉ〜ＴＣｎｉ内蔵しておシ、良品ＬＳＩ Ｉ １か
ら出力する出カバターン化号を供試ＬＳＩ Ｊ Ｏに入
力して比較を行なうことによシ機能テストを実施用能で
あるので、テスターの心太メモリ容量が少なくて済み、
従来会食とされたテスターのボード上への比較回路群の
実装が不要となシ、テストシステムの構成が加増になる
。徳だ、」二記テスト用回路ＴＣ、−’ ＴＣｎ自体の
チェックも可能であり、そのチェックによってテストの
信頼性を高めることが１」能である。さらに、上記ＬＳ
Ｉは、たとえは第３図に示すように１個の良品ＬＳＩ
１１に対し、て複数個（本例では２個）の供試ＬＳＩ
Ｉ Ｏを接続し、これらの供試ＬＳＩ Ｉ ０の各１個
のテスト出力端子Ｔｏの出力レベルをテスターでチェッ
クす８ることによって、複数個のＬＳＩの機能テストを
同時にかつ容易に行なうことができる。
ｒｃｉ〜ＴＣｎｉ内蔵しておシ、良品ＬＳＩ Ｉ １か
ら出力する出カバターン化号を供試ＬＳＩ Ｊ Ｏに入
力して比較を行なうことによシ機能テストを実施用能で
あるので、テスターの心太メモリ容量が少なくて済み、
従来会食とされたテスターのボード上への比較回路群の
実装が不要となシ、テストシステムの構成が加増になる
。徳だ、」二記テスト用回路ＴＣ、−’ ＴＣｎ自体の
チェックも可能であり、そのチェックによってテストの
信頼性を高めることが１」能である。さらに、上記ＬＳ
Ｉは、たとえは第３図に示すように１個の良品ＬＳＩ
１１に対し、て複数個（本例では２個）の供試ＬＳＩ
Ｉ Ｏを接続し、これらの供試ＬＳＩ Ｉ ０の各１個
のテスト出力端子Ｔｏの出力レベルをテスターでチェッ
クす８ることによって、複数個のＬＳＩの機能テストを
同時にかつ容易に行なうことができる。
即ち、第３図に示すテストシステムにおいては、良品Ｌ
ＳＩ １１の入力端子１１〜Ｉｍと複数の供試ＬＳＩ
１０ 、それぞれの入力端子Ｉｘ７Ｉｍとの各対応する
端子同志を接続し、良品ＬＳＩ １１の出力端子Ｐ、−
Ｐｎと複数の供試ＬＳＩ ｉ ｏそれぞれの出力端子Ｐ
１〜Ｐｎとの各対応する端子同志を接続している。この
ようなテストシステムにおいて社、第２図を参照して前
述したと同様に、先ずテスターによシ各ＬＳＩ １０
、 Ｊ Ｊをテストモードに設足し、次に供試ＬＳＩ
１０それぞれにおりるテスト用回路のチェックを行ない
、次に良品ＬＳＩ Ｉ Ｊを通常動作モードに設定して
各ＬＳ１１０．１１にテストパターン人力亀ｆＴ−を加
えて供試ＬＳＩ １０の機能テストを行なう。
ＳＩ １１の入力端子１１〜Ｉｍと複数の供試ＬＳＩ
１０ 、それぞれの入力端子Ｉｘ７Ｉｍとの各対応する
端子同志を接続し、良品ＬＳＩ １１の出力端子Ｐ、−
Ｐｎと複数の供試ＬＳＩ ｉ ｏそれぞれの出力端子Ｐ
１〜Ｐｎとの各対応する端子同志を接続している。この
ようなテストシステムにおいて社、第２図を参照して前
述したと同様に、先ずテスターによシ各ＬＳＩ １０
、 Ｊ Ｊをテストモードに設足し、次に供試ＬＳＩ
１０それぞれにおりるテスト用回路のチェックを行ない
、次に良品ＬＳＩ Ｉ Ｊを通常動作モードに設定して
各ＬＳ１１０．１１にテストパターン人力亀ｆＴ−を加
えて供試ＬＳＩ １０の機能テストを行なう。
なお、第２図および第３図を参照して前述したテスト用
回路のチェックのためにテスターからテスト入力信号を
力えることに代えて、このテスト用回路チェックのため
のパターン信号を発牢する回路をＬＳＩに予め内蔵させ
ておき、上記デスト用回路チェック時に良品ＬＳＩで上
記パター７４３号を発生ネせて供試ＬＳＩに力、えるよ
うにすれは、テスターの構成が一層簡単になる。
回路のチェックのためにテスターからテスト入力信号を
力えることに代えて、このテスト用回路チェックのため
のパターン信号を発牢する回路をＬＳＩに予め内蔵させ
ておき、上記デスト用回路チェック時に良品ＬＳＩで上
記パター７４３号を発生ネせて供試ＬＳＩに力、えるよ
うにすれは、テスターの構成が一層簡単になる。
上述したように本発明の半導体集積回路によれは、機能
テストを高い信頼性で実施でき、複数個同時にテストず
２）ことも簡１ｉでを）す、テスターの構成を簡岸化で
きるなどの利点がある。
テストを高い信頼性で実施でき、複数個同時にテストず
２）ことも簡１ｉでを）す、テスターの構成を簡岸化で
きるなどの利点がある。
第１図は本発明に係る半導体集積回路の一実施例を示す
回路図、第２図は鋲１図の集積回路を１個テストする場
合のテストシステムを示す回路図、第３図は第１図の集
積回路を複数個テストする坏）合のテストシステムを示
す回路図である。 Ｐｌ−Ｐｎ・・・出力端子、°ｒｌ・・・テスト制御端
子、ＴＯ・・・テスト出力端子、Ｔｅ ｌ−ＴＣｎ・・
・テスト用回路、ＮＲ・・・ノアダート、０ＵＴ１〜０
ＵＴｎ ・・・内部出力信号、ａ１〜ａｌ・・・比較出
力信号。
回路図、第２図は鋲１図の集積回路を１個テストする場
合のテストシステムを示す回路図、第３図は第１図の集
積回路を複数個テストする坏）合のテストシステムを示
す回路図である。 Ｐｌ−Ｐｎ・・・出力端子、°ｒｌ・・・テスト制御端
子、ＴＯ・・・テスト出力端子、Ｔｅ ｌ−ＴＣｎ・・
・テスト用回路、ＮＲ・・・ノアダート、０ＵＴ１〜０
ＵＴｎ ・・・内部出力信号、ａ１〜ａｌ・・・比較出
力信号。
Claims (1)
- 半導体年払回路内部で発生ずる複数の内部出力信号をそ
れぞれ対応して外部へ出力するための１． ＩＱの出力
端子と、１個のテスト制御端子と、１４Ｂ１１のテスト
出力端子と、半導体集積回路内部で前記複数の内部出力
信号にそれぞれ対応して設りられ、前記テスト制御端子
に外部から力えらｉＬるテスト制御も号の論坤レベルに
応じてテストモードめるいＦｉ通常動作モードに切シ換
えらノｔ１通常動作モードにおいては前記内部量カイπ
号それぞれを名対応する出力端子へ導く経路を形成し、
テストモードにおいては各対応する出力端子に外部から
与えられるテスト入力信号と各対応する内部出力信号と
の比較を行なってそｉｔそわの比較出力信号を発生する
複数のテスト用回路と、これらのテスト用回路のそれぞ
れの比較出力信号の論理和音とって前記テスト出力端子
へ導き出す回路とを具備することを重機とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1638883A JPS59150441A (ja) | 1983-02-03 | 1983-02-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1638883A JPS59150441A (ja) | 1983-02-03 | 1983-02-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150441A true JPS59150441A (ja) | 1984-08-28 |
Family
ID=11914872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1638883A Pending JPS59150441A (ja) | 1983-02-03 | 1983-02-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384533A (en) * | 1989-05-19 | 1995-01-24 | Fujitsu Limited | Testing method, testing circuit and semiconductor integrated circuit having testing circuit |
-
1983
- 1983-02-03 JP JP1638883A patent/JPS59150441A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384533A (en) * | 1989-05-19 | 1995-01-24 | Fujitsu Limited | Testing method, testing circuit and semiconductor integrated circuit having testing circuit |
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