JPH02112777A

JPH02112777A - 半導体集積回路

Info

Publication number: JPH02112777A
Application number: JP63266495A
Authority: JP
Inventors: Daisuke Shichinohe; 七戸　大助; Hiroyuki Harada; 博行原田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-10-21
Filing date: 1988-10-21
Publication date: 1990-04-25
Anticipated expiration: 2011-06-05
Also published as: JP2505032B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体集積回路に関し、特に複数の回路ブロ
ックから構成される半導体集積回路のテストあるいはテ
ストプログラム開発を容易にする技術に関する。

〔従来の技術〕

近年、半導体集積回路の回路規模が増大し、開発に要す
る設計者数がそれに比例して増大するにつれて、過去に
設計法の回路ブロックを有効に伯の製品に活用していく
ことが重要な課題になりつつある。半導体集積回路を開
発する場合、しばしば、既に設計法の回路ブロックを含
んだ複数の回路ブロックを複合して１つの集積回路チッ
プとして開発する場合が有る。この複合化された集積回
路のテストには従来法の様な方法がとられてきた。

その第１の方法は、第４図に示す如く、複合化された回
路を新たな１つの回路と考え、テストプログラム（特に
論理回路の場合はテストパターン）を新規に作成する方
法である。第４図は回路ブロックが２つの場合を例示し
ており、図示のように回路ブロック１および２間は単一
方向の信号線３および双方向の信号線４により接続され
ている。

この集積回路のテストには、入力端子１１Ｎ’　　ｉ２・・・および２１１・・・に機能テスト用のテストパタ
ーンを入力し、出力端子１．１　・・・および２ｏ１゜
２．２　・・・の出力を確認していた。この方法は複数
の回路ブロックを合成し１つの集積回路のチップに合成
する場合に最も簡便な方法であるが、回路規模が大きく
なればなる程、また複合する回路ブロックの数が増大す
る程、全体をテストするテストプログラムを開発するに
は多くの人手と時間を要する。

他の方法としては、第５図に示す如く、回路ブロック間
の接続配線３．４にテスト用の端子５を設ける方法があ
る。テスト時にはこのテスト用の端子５を利用すること
により、各回路ブロック１゜２を独立にテストすること
ができるが、一般に回路ブロックを相互に接続する配線
は多く、半導体ウェハ状態でのみテスト用パッドを設け
、パッケージに封入する場合には端子数の増大を防ぐた
め、テスト用の端子５を外部に出さない場合が多い。

従って、パッケージに封入した状態では、全体をテスト
するテストプログラムを作成しない限り、簡略化された
テストプログラムで回路ブロック相互の接続を確認する
にとどまり、完全な機能テストが困難である。

〔発明が解決しようとする課題〕

従来の回路ブロックを複合して合成した半導体集積回路
は以上の様に構成されていたので、テストプログラム作
成に要する人手と時間が削減できない、あるいは、パッ
ケージに封入された状態でのテスト精度を犠牲にしなけ
ればならないという問題点があった。

この発明は上記問題点を解決するためになされたもので
、各回路ブロック単位のテストプログラムが有ればウェ
ハ状態、パッケージ封止状態を問わず全体のテストが高
い精度で行える半導体集積回路を提供することを目的と
する。

〔課題を解決するための手段〕

この発明に係る半導体集積回路は、高インピーダンス制
御可能な複数のバッファ回路を有する複数の回路ブロッ
クと、複数のバッファ回路の所定のものを介して複数の
回路ブロックを相互に接続する第１の配線と、複数のバ
ッファ回路の他の所定のものを介して複数の回路ブロッ
クの所定のものに接続される外部端子と、第１の配線と
外部端子とを接続する第２の配線と、この第２の配線の
途中に挿入される双方向スイッチ素子とを備えて構成さ
れている。

〔作用〕

この発明におけるバラフッ回路は、高インピーダンス制
御されることにより、回路ブロック間の第１の配線を、
そのバッファ回路が設けられた回路ブロックから切り離
す。テストに供されない回路ブロックの外部端子は、双
方向スイッチ素子の導通により、第１および第２の配線
を通じて、テストに供される回路ブロックに接続されて
利用されることが可能となる。

（実施例〕第１図はこの発明による半導体集積回路の一実施例を示
すブロック図である。この実施例では、複合する回路ブ
ロック数が２つの場合を例にとって示している。図にお
いて、２つの回路ブロック１１および１２は、例えば単
一方向の信号線１３および双方向のパスライン７４より
成る第１の配線を介して相互に接続・されている。各回
路ブロック１１および１２は、入力および出力回路用の
バッファをそれぞれ複数個有する。この実施例において
は、出力回路用のバッファには、高インピーダンス制御
可能な３ステートバツフアＢＦが含まれている。信号線
１３は、制御端子１３ｃの制御信号に応答して対応の３
ステートバツフアＢＦが高インピーダンス状態となるこ
とにより、回路ブロック１１から切り離され、またパス
ライン１４は、制ｍ＋端子１４Ｇあるいは２４ｃの制御
信号に応答して対応の３ステートバツフアＢＦが高イン
ピーダンス状態となることにより回路ブロック１１ある
いは１２から切り離される。

回路ブロック１１は外部入力端子１１１１・・・および
外部出力端子１１．１１　　１１．１１・・・を有し、
回路ブロック１２は外部入力端子１２１・・・および外
部出力端子１２　．１２　．１２ｏ３゜１２　・・・を
有する。外部出力端子１１　．１１は、制御端子１１ｏ
ｏの制御信号に応答して対応の３ステートバツフアＢＦ
が高インピーダンス状態となることにより回路ブロック
１１から切り離され、また外部出力端子１２．１２ｏ４
は、制ｔｌＡ＠子１２　の制御信号に応答して対応の３
ステートＣバッファＢＦが高インピーダンス状態となることにより
回路ブロック１２から切り離される。

信号線１３は、付加的に設けられた外部端子３１．３２
．３３に接続されている。またパスライン１４は、第２
の配線１５を介して外部出力端子１１ｏ３，１１ｏ４，
１２　１２ｏ４に接続されている。第２の配線１５の途
中には、双方向スイッチ素子Ｔ１．Ｔ２．Ｔ　　、Ｔ４
が挿入されている。

双方向スイッチ素子としては、例えばＭＯ８論理回路の
トランスミッションゲートや、第２図に不すような２つ
の３ステートバッフ？２１ａ、２１ｂと１つのインバー
タ２２とを組合せた回路などが利用可能である。

上記制ｍ＋喘子１３ｃ、１４ｃ、２４ｃ、１１゜。。

１２ｏｏおよび図示しない双方向スイッチＴ１〜Ｔ４の
制御端子は外部に直接引き出してもよいし、また集積回
路内部のレジスタ（図示せず）の内容で制御してもよい
。なおＥ記実施例では、実際の端子のうちの一部のみを
例示している。

このように構成することにより、各回路ブロック１１．
１２は完全に独立にテストすることが可能である。いま
、回路ブロック１２をテストするものと仮定すると、制
御端子１３ｃ、１４ｃ、１１ｏｃにつながった３ステー
トバツフアＢＦは高インピーダンス状態に制御され、ま
た双方向スイッチ素子Ｔ　、Ｔ２はオン状態、双方向ス
イッチ素子Ｔ、Ｔ４はオフ状態に制御される。この状態
では、回路ブロック１２は完全に回路ブロック１１から
切り離されて独立し、また回路ブロック１２のテストに
必要な端子は全て外部に引き出されている。すなわち、
端子１２１１・・・　３１．３２゜３３．１１　　１１
　　よりテストパターンを入力し、端子１２．１２　　
１２　　１２　　・・・、１０１０２°　　０３°　　
０４１．１１ｏ４の出カバターンを確認することによってテ
ストが行える。

また回路ブロック１１のテストの場合は、制御端子２４
Ｃ２１２ｏｃにつながった３ステートバツフア８Ｆを高
インピーダンス状態、双方向スイッチ素子Ｔ１．Ｔ２を
オフ状態、双方向スイッチ素子Ｔ３．Ｔ４をオン状態に
それぞれ制御した状態の下で、端子１１　・・・、１２
．１２０４よりテスドパターンを入力し、端子１１　．
１１ｏ２．１１゜３，１１　・・・、３１，３２．３３
．１２　．１２゜４の出カバターンを確認することによ
ってテストが行える。

このように、本実施例によれば、各回路ブロック１１あ
るいは１２ごとの独立したテストが可能である。したが
って、集積回路全体をテストする場合にも、必ずしも全
体を同時に動作させてテストする必要がなく、各回路ブ
ロック単位でテストを行えばよい。その結果、複合する
各回路ブロックが既に使用実績のある場合、作成済みの
テストパターンがそのまま流用でき、テストプログラム
開発の人手が大幅に第約できるという利点がある。

また双方向スイッチ素子を用いて信号経路を切り換える
ことにより、テストに必要な信号線を既存の外部端子に
引き出すようにしているため、不要にテスト用端子が増
加することが防止できるとともに、ウェハ状態でもパッ
ケージ封止状態でも同様に、テストもれ無く高精度なテ
ストが可能となる。勿論、端子数に余裕のある場合には
、端子３１．３２．３３のようにテストに必要な端子を
直接外部に引き出すことも可能である。

また、上記実施例によれば、双方向スイッチ素子を用い
ているため、各回路ブロックを接続した実際の使用状態
での相互接続が確認できる。これを以下に説明する。第
３Ａ図は双方向スイッチ素子下による回路ブロック１１
．１２と端子１１ｏ。

１２８間の信号経路の切換えを示す回路図であり、第１
図の双方向パスライン１４の１本に関して図示したもの
である。また第３Ｂ図は単一方向スイッチ素子Ｓによる
第３Ａ図と同様な信号経路の切換えを示す回路図である
。第３Ａ図において、実線双方向矢印ａおよびｂはそれ
ぞれ回路ブロック１１および１２のテスト時の信号経路
を示し、点線双方向矢印Ｃは実使用時の回路ブロック１
１゜１２間の信号経路を示す。また第３Ｂ図において、
実線矢印ｄ、ｅは回路ブロック１１のテスト時の信号経
路、実線矢印ｆ、Ｑは回路ブロック１２のテスト時の信
号経路、点線矢印り、ｉは実使用時の回路ブロック１１
．１２間の信号経路をそれぞれ示す。第３Ａ図ではテス
ト時の信号の伝達はすべて接続点Ｐを介して行われるた
め、回路ブロック１１．１２のテストを行うことによっ
て同時に回路ブロック１１と１２の接続も確認できる。

−方、第３Ｂ図の場合は、点Ａや点Ｂの部分の配線切れ
は回路ブロック１１．１２のテストを実施しても検出で
きない。

〔発明の効果〕

以上説明したように、この発明によれは、バッフ？回路
を高インピーダンス制御することにより回路ブロック間
の第１の配線をそのバッファ回路が設けられた回路ブロ
ックから切り離し可能に構成するとともに、双方向スイ
ッチ素子の導通によりテストに供されない回路ブロック
の外部端子が第１および第２の配線を通じてテストに供
される回路ブロックに接続されテストに利用され得るよ
うに構成したので、各回路ブロックのテストパターンが
有れば全体のテストパターンが無くてもテストもれの無
いテストが可能であり、またテスト用端子の増加を最小
限に抑えることができ、ざらにウェハ状態でもパッケー
ジ封止状態でも同様に高精度なテストが可能であり、し
かも大規模回路に適した半導体集積回路を実現すること
ができる。

【図面の簡単な説明】

第１図はこの発明による半導体集積回路の一実施例を示
すブロック図、第２図は双方向スイッチ素子の一例を示
す回路図、第３Ａ図は双方向スイッチ素子による信号経
路の切換えを示す回路図、第３Ｂ図は単一方向スイッチ
素子による信号経路の切換えを示す回路図、第４図およ
び第５図は従来の半導体集積回路を示すブロック図であ
る。図において、ＢＦは３ステートバツフア、１３は単一方
向信号線、１４は双方向パスライン、１５は第２の配線
、１１１１および１２１１は外部入力端子、１１ｏ１〜
１１ｏ４および１２ｏ１〜１２ｏ４は外部出力端子、３
１〜３３は付加外部端子、■１〜Ｔ４は双方向スイッチ
素子である。なお、各図中同一符号は同一または相当部分を示す。第１図代理人　　　大　　岩　　増　　雄第図制ａ１つ′ 第図第３Ａ図第３Ｂ図第図

Claims

【特許請求の範囲】

（１）高インピーダンス制御可能な複数のバッファ回路
を有する複数の回路ブロックと、前記複数のバッファ回路の所定のものを介して前記複数
の回路ブロックを相互に接続する第１の配線と、前記複数のバッファ回路の他の所定のものを介して前記
複数の回路ブロックの所定のものに接続される外部端子
と、前記第１の配線と前記外部端子とを接続する第２の配線
と、前記第２の配線の途中に挿入される双方向スイッチ素子
とを備える半導体集積回路。